KR100195897B1 - 평균화 디지털-아날로그 변환기용 cmos회로 - Google Patents

Abstract

애브 리징 디지털 대 아날로그 변환기용 CMOS 회로는 직렬 접속된 마스터 및 종속 셀(M, S)로 구성되어 시프트 클럭(c1, c2)에 의해 제어되는 시프트 레지스터(sr)를 포함한다. 시프트 레지스터(sr)의 입력에는 펄스-밀도 변조, 데이터 신호(d)가 공급되며, 마스터 및 종속 셀(M, S) 각각의 출력은 다단계 게이트 회로(g1, g2, …)의 데이터-종속 제어 입력에 접속된다. 게이트 클럭(c3, c4)으로 제어되는 이러한 게이트 회로에 의해, 일정한 전류(iq)가 마스터 또는 종속 셀(M, S)의 상태에 따라 p-채널 전류 미러(cm)의 입출력으로 두 버스(sq', sq)를 통해 스위칭된다. 이러한 전류 미러(cm)의 입력에는 일정-전류 소스(q1, q2, …)의 합 전류의 1/2이 일정하게 공급되며, 전류 미러는 양호하게 0.5의 전류 기준화 인수를 제공한다.

Description

평균화 디지털-아날로그 변환기용 CMOS 회로

제1도는 종래 기술의 평균화 펄스-밀도-변조 신호용 회로의 블록도.

제2도는 제1도의 회로에서 개선된 종래 기술의 블록도.

제3도는 제2도의 회로에 대한 타이밍도.

제4도는 본 발명의 양호한 실시예를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

cm : 전류 미러 d : 데이터 신호

g : 게이트 회로 id : 차분 전류

s1, s2 : 합산기 sb : 감산기

sr : 시프트 레지스터

본 발명은 펄스-밀도 디지털-아날로그 변환 또는 펄스-밀도 아날로그-디지털 변환을 위한 서브 회로(subcircuit)로서 사용되는 평균화 디지털-아날로그 변환기용 CMOS 회로에 관한 것이다.

펄스-밀도 변조라는 용어 대신에 신호-델타 변조라는 용어가 자주 사용된다. 가장 간단한 형태에 있어서 이러한 평균화 회로는 펄스-밀도-변조 신호가 공급되고 그 출력 신호가 합산 회로를 통해 전류 또는 전압 신호로서 결합되는 시프트 레지스터를 포함한다. 합산 출력 단자는 일반적으로 전류 신호로서 커패시터에 인가되는 소정의 평균화 신호를 제공한다.

각 신호 위상이 시프트 레지스터 소자에 취해지면, 동상(in-phase) 및 이상(out-of-phase) 성분이 합산되어 두 합의 차가 형성된다. 이러한 차는 일정한 DC 성분이 없는 소정의 평균화 신호를 나타낸다.

펄스-밀도 변조 신호의 고 클록 속도에 기인한 아래와 같은 회로나 신호 특성은 평균화를 방해한다. 즉, 회로 불평형(circuit unbalance), 위상 지터(phse jitter), 데이터 히스토리(data history)로 인해 각 신호의 상태가 변경되는 순간변이 및 신호 노이즈나 스퓨리어스 신호 등에 의해 발생되는 각 신호의 진폭 변이가 상기한 평균화를 방해한다.

선두 에지(ledaing edge) 및 후미 에지(trailing edge)의 변화시에 발생될 수 있는 회로 불평형의 영향과 데이터 히스토리의 영향은 시프트 레지스터 셀과 연결된 게이트 회로에 의해 억제된다. 게이트 회로가 각각의 데이터 간격으로부터 짧은 게이팅 간격으로 분할됨으로써 시간적인 단축 신호로 평균화가 수행된다. 데이터 히스토리와는 상관없이 각 논리 1은 0 레벨로부터 시작하는 분리 펄스를 나타낸다. 따라서, 선두 에지 및 후미 에지에서의 비대칭이 방해 영향을 받지 않으며 각 신호는 논리 0으로 시작하기 때문에 데이터 히스토리 또한 중요하지 않게 된다. 게이팅으로도 불리우는 이 방법은 불행하게도 위상 지터에 대한 감도를 증가시키는데, 이는 위상 변이가 단축된 게이팅 간격보다도 더 큰 영햐을 끼치기 때문이다.

EP-A-0 335 988(=US SN 321,593)에 의하면, 게이팅 간격에서 위상 지터의 불리한 영향은 시프트 클록의 마스터 위상(master phase) 및 슬레이브 위상(slave phase) 모두를 게이팅에 작용시킴으로써 방지될 수 있다. 이를 수행하기 위해 모든 게이트들의 Q 출력들로부터 신호가 합산되어 Q' 출력 신호가 된다(제2도). 게이팅에서 마스터 및 슬레이브 위상을 포함함으로써 게이트 클록의 위상 변이가 보상된다. 예를 들어, 마스터 위상에서의 게이팅 간격이 너무 길어지면 슬레이브 위상에서의 게이팅의 간격이 이에 따라 자동적으로 짧아진다. 제3도의 클록 감도는 고 분해능 변환기에 대하여 반드시 필요한 전제 조건이 된다.

EP-AO-0 335 988에서는 개별 신호의 진폭이 각 신호에 대한 분리 신호원(seperate signal source)을 이용함으로써 더욱 일정하게 형성되도록 한 방법을 추가로 기술하고 있다. 마스터 셀 및 슬레이브 셀과 게이트 신호의 논리 상태는 분리 신호원에 대하여 각각의 게이트 회로 내의 신호 경로만을 제어한다. 각 게이트 회로는 직렬로 연결된 2개의 전자 스위치를 포함한다. 제1 전자 스위치는 신호원을 게이팅 간격의 외측에 있는 뉴트럴 게이트 출력으로 또는 게이팅 간격 동안 제2 전자 스위치의 입력으로 접속한다. 제1 전자 스위치는 게이트 신호가 인가되는 클록-종속 제어 입력을 통해 제어된다. 제2 전자 스위치는 마스터 또는 슬레이브 셀의 Q 및 Q' 출력에 접속되는 데이터-종속 제어 입력을 통해 제어된다. 제2 전자 스위치의 두 출력 단자들은 게이트 회로의 Q 및 Q' 단자들을 형성한다.

전류가 스위칭 및 합산되기에 용이하기 때문에, 모든 신호원은 공통 바이어스원에 모두 접속되는 분리 정전류원(seperate constant-cutrrent source)으로써 실행된다. 게이트 회로의 모든 Q'단자는 전류-차분 스테이지로서 수행하는 전류미러의 입력에 접속되어 있는 공통의 제1 버스에 결합된다.

이와 유사하게, 게이트 회로의 Q 단자는 전류 미러의 출력에 접속되어 있으며 노드로부터 차분 전류가 취해질 수 있는 공통의 제2 버스에 결합된다. 모든 뉴트럴 게이트 단자들은 뉴트럴 전류 싱크에접속되어 있는 게이트 버스를 통해 결합된다.

게이트 클록은 시프트 클록에 동기화되지만 확실한 데이터 전송을 위해 소정의 양만큼 위상 차가 있다. 따라서, 모든 마스터 셀들이 뉴트럴 전류 싱크에 접속되어 있는 동안 모든 슬레이브 셀들은 전류-차분 스테이지 또는 뉴트럴 전류 싱크에 접속되거나, 모든 슬레이브 셀들이 뉴트럴 전류 싱크에 접속되어 있는 동안 모든 마스터 셀들은 전류-차분 스테이지 또는 뉴트럴 전류 싱크에 접속된다.

EP-A-0 335 988에서 입출력이 Q 버스 및 Q' 버스에 각각 접속되어 있는 pnp 트랜지스터 전류 미러에 의해 전류차가 형성된다. Q'버스로부터 차분 전류는 제2도에서와 같은 평균화 신호로서 취해질 수 있다.

바이폴라 기술에서 실행되는 이러한 종래 기술의 회로 배치를 고 클록 속도용의 CMOS 기술로써 변환시키는 것이 용이하지는 않다. 이는 바이폴라 트랜지스터에 비해 MOS 트랜지스터가 이상적 전류 비율을 갖더라도 마찬가지이며, 이는 베이스 전류가 전송된 전류 중에서 취해지지 않기 때문이다. MOS 트랜지스터의 주된 결점은 제곱 전류 특성, 즉 IDS=β(UGS-UT)2와 비교적 큰 게이트-소스 전기 용량에 있다. 이러한 결점으로 고주파수 전류가 미러(mirror)되지 않으면 MOS 전류 미러에 극심한 악영향이 발생하게 된다. 이 경우에, 입력 전류의 부분이 전류 미러 트랜지스터의 게이트-소스 전기 용량의 전하를 반전시키는데 이용된다. 게이트-소스 전압이 드레인 전류의 제곱근에 비례하고, 게이트 전류가 게이트-소스 전압의 변화에 비례하기 때문에, 전류 미러의 출력 트랜지스터의 드레인 전류가 일그러지게 되며, 이 일그러짐은 주파수 증가에 따라 더욱 증가하게 된다. 고 클록 주파수를 갖는 펄스-밀도-변조 신호의 경우에 있어서 이러한 일그러짐은 신호 믹싱을 통해 유용한 신호 대역에 발생하게 된다.

따라서, 상기한 문제점을 해결하기 위한 본 발명의 목적은 MOS 전류 미러의 전술한 결점을 방지하는 평균화 디지털-아날로그 변환기용 CMOS 회로를 제공함에 있다.

본 발명의 다른 목적은 각 MOS 전류원의 l/f 노이즈와 전류원 기준 전압의 저주파 노이즈에 민감하지 않은 회로를 제공함에 있다.

이하, 본 발명을 첨부된 도면과 관련하여 상세히 설명한다.

제1도는 4-스테이지 시프트 레지스터(sr)를 가지며, 그 직렬 입력은 이진 코드의 펄스-밀도-변조 신호인 데이터 신호(d)가 공급되는 평균화 디지털-아날로그 변환기의 공지된 실시예를 도시하고 있다.

모든 시프트 레지스터 셀들의 Q 및 Q' 출력은 제1 합산기(s1) 및 제2 합산기(s2)에 각각 접속된다. 각 셀의 출력 전위로부터, 각 데이터-종속 셀 종류(i1, I2, I3, I4)가 저항기 R(점선으로 도시)에 의해 도출될 수 있다. 두 합산기(s1, s2)의 출력은 차분 전류(id)를 형성하는 감산기(sb)에 결합된다. 이러한 차분 전류는 평균화 출력 신호로서 제공되는 데, 이는 그 값이 데이터 신호(d)의 4연속 논리 상태의 평균값에 비례하기 때문이다.

따라서, 차분 전류(id)가 커패시터(c)에 의해 적분되고, 커패시터 양단에 커패시터 전압(UC)이 적분 출력 신호로서 나타난다. 두 합산기(s1, s2)와 감산기(sb)는 전압 신호를 처리할 수도 있다. 시프트 레지스터(sr)는 펄스 속도가 데이터 신호(d)의 비트 속도와 동일한 클록 신호(c1)에 의해 제어된다.

제2도는 EP-A-0 335 988로에 기재된 실시예를 도시한다. 시프트 레지스터는 연속 마스터 및 슬레이브 셀(M, S)로 분리되어 있다. 마스터 및 슬레이브 셀은 제1 시프트 클럭(c1) 및 제2 시프트 클록(c2)에 의해 각각 제어되며, 두 시프트 클록은 일반적으로 중첩되지 않는 두 위상의 클록을 형성하고 있다. 마스터 및 슬레이브 셀(M, S)의 Q 및 Q' 출력을 이용하기 때문에 평균 신호수가 제1도에서의 2배가 된다.

각 마스터 셀(M) 및 각각의 셀(S)은 각 시프트-레지스터 셀의 Q 및 Q' 출력 단자에 접속된 데이터-종속 제어 입력을 갖는 게이트 회로(g)를 구비한다. 각 게이트 회로(g)는 두 시프트 클록(c1, c2)과 동일한 주파수의 제1 게이트 클록(c3) 및 제2 게이트 클록(c4)으로 구성된 중첩하는 두 위상 클록이 인가되는 클록-종속 제어 입력을 추가로 갖는다. 두 게이트 클록이 두 시프트 클록에 대하여 위상-지연됨으로써 게이팅 간격이 시프트 위상으로 되지 않는다.

게이트 회로(g)는 모든 Q 출력(Q)은 Q 버스(sq)에 접속되고, Q' 출력(Q')은 Q' 버스(sq')에 접속된다. 명확히 하기 위해, 제2도에서는 게이트의 위치에 따른 뉴트럴 게이트 출력이나 Q 또는 Q' 게이트 출력(Q, Q')에 전송되는 전류와 연결된 분리 정전류원을 갖는 각 게이트 회로(g)를 도시하지 않았다. 이러한 뉴트럴 게이트 출력은 게이트 버스(sg; 제4도 참조)를 통해서 뉴트럴 전류 싱크로서 제공되는 정의 공급 단자에 접속된다.

Q' 합산 전류(IQ')는 두 개의 동일한 pnp 트랜지스터들로 구성된 전류 미러(cm)의 입력에 공급된다. 이러한 전류 미러(cm)의 출력 단자는 Q 버스(sq)에 접속됨으로써, Q' 합산 전류(IQ') 및 Q 합산 전류(IQ)간의 차가 노드에서 형성된다. Q 버스(sq)와 동일한 노드로부터, 차분 전류(id)가 출력 신호로서 취해질 수 있다.

두 게이트 클록(c3, c4)에 대해 전송 동작을 통하여 각기 정전류의 분배가 합에 있어서 불변하게 된다는 것이 중요하다. 두 게이트 클록(c3, c4)에 따른 전류 간격을 가능한한 동일하게 하기 위하여, 두 전이 에지부로 인한 전류 분배가 전이점(E; 제3도 참조)에 대해 대칭으로 되어야 하며 전류는 전이점(E)에서 이등분 되어야 한다. 이는 전이 에지부와 기하학적 배치, 시간에 따른 변화 및 위상의 위치를 결정한다.

평균화를 위해 상기 정전류가 동일하지 않게 웨이트(weight) 될 수도 있다. 웨이트는 시프트 레지스터의 중간부터 시작하여 바깥쪽으로 감소하는 대칭적 웨이트가 바람직하다. 특히, 3각(triangular)의 웨이트가 유리하다. 그러나, 미러 대칭의 관점에서 볼 때 서로 연결된 마스터 및 슬레이브 셀(M, S)은 웨이트에 있어서 어떠한 차이점도 나타내지 않아야 한다. 예를 들면, 시프트 레지스터(sr)의 첫 번째 마스터 셀 및 최종 슬레이브 셀은 미러 대칭의 관점에서 볼 때 함께 속해야 한다.

마스터 및 슬레이브 셀(M, S)에 접속된 게이트 회로에 의한 위상 지터에 대한 보상은 제3도의 타이밍도와 함께 더욱 상세히 설명된 것이다.

제3도에서, 제1 라인과 제2 라인은 제1 시프트 클록(c1)과 이의 반전된 제2 시프트 클록(c2)을 나타내고 있으며, 그의 클록 비율은 제3 라인에 도시한 바와 같이 데이터 신호(d)의 비트(bit) 속도와 동일하다. 마스터 셀(M)을 제어하는 제1 시프트 클록(c1)의 활성(정) 위상은 데이터 신호(d)가 안정 상태에 도달할 때까지 시작하지 않는다. 제4 라인에서 도시된 제1 게이트 클록(c3)의 활성(정) 위상에 의해, 마스터 셀(M)에 연결된 모든 게이트 회로들(g)은 전류-차분 스테이지에 접속되며, 제5 라인에서 도시된 제2 게이트 클록(c4)의 활성(정) 위상에 의해, 슬레이브 셀(S)에 연결된 모든 게이트 회로들(g)은 전류-차분 스테이지에 접속된다. 모든 출력 전류 대신에 Q 출력 전류(iQM)가 제3도의 제6 라인에 도시된 제1 마스터 셀(M)에 연결되고 Q 출력 전류(iQS)가 제6라인에 도시된 제1 슬레이브 셀(S)에 연결된다.

영역 B에 있어서, 게이트 클록(c3, c4)은 방해 받지 않으며, 영역 H에 있어서 제1 및 제2 게이트 클록(c3, c4) 변경 상태에서 시간 간격(dt)에 의해 일르러진다. 따라서, 마스터 부분의 Q 출력 전류(iQM)는 시간 간격(dt)에 의해 짧아지고 슬레이브 부분의 Q 출력 전류(iQM)는 상기 동일 시간 간격(dt)에 의해 길어진다. 하지만, 두 Q 출력 전류의 합산을 통해 전류 흐름의 총 시간이 변경되지 않음으로써 위상 오차가 다음의 평균화에 영향을 주지 않게 된다.

제3도에서 구형파 신호로서 개략적으로 도시된 제1 및 제2 게이트 신호(c3, c4)의 전이 영역은 개략적 파형에 부가하여 상세히 설명된다. 두 전이 에지부는 전이점(E)에서 교차하며, 전류 배분을 위한 대칭 축을 결정한다. 따라서, 전이점(E)의 중첩 및 그 위치는 정전류의 배분 만을 보증하며 어떤 감쇠나 억제도 발생시키지 않는다.

제4도에 도시된 본 발명의 양호한 실시예의 부분 회로도는 제1도 또는 제2도의 다수의 기본 소자들을 포함하며, 이들은 동일한 참조 부호로 표시되어 있다. 그러므로, 이들에 대해서는 다시 상세히 설명 않겠다. 제1 및 제2 게이트 회로(g1, g2)와 연결된 제1 마스터 셀(M) 및 제1 슬레이브 셀(S)만이 제4도에 도시된다. 데이터 신호(d)는 마스터 셀(M)로서 수행하는 제1 D 플립-플롭의 D 및 D' 입력에 역위상 신호(d, d')로서 인가된다. 이러한 제1 D 플립-플롭을 슬레이브 셀(S) 등으로서 수행하는 제2 D 플립-플롭에 접속된다. 마스터 및 슬레이브 셀의 클록 입력은 두 이상 클록을 형성하는 제1 및 제2 시프트 클록(c1, c2)에 접속된다.

마스터 셀(M)은 n-채널 트랜지스터(t1)에 의해 정전류(ig)와 전류원 기준 전위(U1)를 발생시키는 제1 정전류원(q1)을 갖는다. 이러한 정전류(ig)는 제1 게이트 회로(g1)의 단자에 공급되며, n-채널 트랜지스터(t2, t3)에 의해 제1 게이트 출력(단자 2)이나 제2 또는 제3 게이트 출력(단자 3 또는 4)에 전송되며, 이러한 트랜지스터들은 게이트 스위치로서 수행한다.단자 3 및 4는 제1 게이트 회로(g1)의 Q 출력(Q) 및 Q' 출력(Q')이 된다. 단자 2는 또한 뉴트럴 게이트 출력이라고도 하며, 이는 게이트 출력의 개방이 데이터 신호(d)가 아닌 게이트 클록에만 종속되기 때문이다.

단자 3 및 4는 제2 게이트 스위치로서 수행하는 n-채널 트랜지스터쌍(t4, t5)의 드레인 단자들에 결합된다. 공통 소스 단자는 트랜지스터 t3의 드레인 단자에 접속된다. 트랜지스터(t4, t5)이 게이트 단자는 마스터 셀(M)의 Q 및 Q' 출력에 접속되는 제1 게이트 회로의 단자(5, 6)를 형성한다.

트랜지스터(t2, t3)의 게이트 단자는 제1 게이트 회로(g1)의 단자(7, 8)를 각각 형성하며, 제1 및 제2 게이트 신호(c3, c4)가 각각 공급된다. 따라서, 단자(7, 8)는 제1 게이트 회로(g1)의 클록-종속 제어 입력을 형성한다. n-채널 트랜지스터 t2 내지 t5는 정전류(ig)를 3 게이트 출력 즉, 단자 2 또는 3 또는 4 중의 하나에 스위칭한다.

슬레이브 셀(S)과 연결된 제2 게이트 회로(g2)의 내부 및 외부 배선은 n-채널 트랜지스터(t2, t3)의 구동 회로 소자를 제외하고는 제1 게이트 회로(g1)와 동일하다. 제2 게이트 회로(g2)에 있어서, n-채널 트랜지스터(t2, t3)의 게이트 단자들은 제2 게이트 회로(g2)의 단자들(8, 7)에 접속되어 제2 및 제1 게이트 클록(c4, c3)이 공급된다. 모든 게이트 회로의 상호 접속 단자들(2)은 p_채널 트랜지스터 t6 내지 t9로 구성된 전류 미러(cm)의 입력에 접속되는 게이트 버스(sg)를 형성한다. 모든 게이트 회로의 상호 접속 단자들(4)은 차분 전류를 형성하기 위한 전류 미러(cm)의 출력 단자에 접속된다. 전류 미러(cm)는 양호하게는 0.5의 전류 배율(current scaling factor)을 갖는다. 모든 게이트 회로의 단자들(3)은 전류 싱크로서 수행하는 정의 공급 전위(Ud')에 접속되는 Q 버스(sq)에 결합된다. 이 버스(sq)상의 합산 전류는 차분 전류(id)를 형성하는 데 이용되지 않는다.

이러한 배치의 본질적 장점은 전류 미러(cm)가 모든 정전류원(q1, q2, …)의 합 전류의 ½이 되는 일정한 합 전류(Ig)를 그의 입력에서 관측함으로써 미러(mirror)된 전류(Ig/2) 또한 정전류가 된다는 것이다. 클록 위상에 따라, 이러한 전류-미러 출력 전류 Ig/2로부터, 마스터 또는 슬레이브 부분의 데이터-종속 Q' 출력 전류(iQ'M 또는 iQ'S)가 감산된다. 그 결과의 신호로서 차분 전류(id)가 Q' 버스(sq')로부터 취해질 수 있다.

전류 배율은 차분 전류(id)가 0이 되는 데이터 기준 레벨에 의해 결정된다. 이러한 데이터 기준 레벨 이하에 있는 데이터 신호(d)의 값의 범위와 전체 범위의 값에 의해 형성된 비율이 전류 배율을 나타낸다. 공통적으로 대칭 범위의 값들은 전류 배율 0.5로 주어진다.

DC 오프셋 전류를 갖는 전류-미러 출력을 적용함으로써, 비대칭 범위의 값으로 되기 쉬우며, 이 값들은 전류 배율로 계산되어야 하다. 한정된 경우에 있어서, 예를 들어 DC 오프셋 전류가 합 전류의 절반(Ig/2)과 동일하고 데이터 기준 레벨이 전체 값 범위의 중간에 있으면 전류 미러(cm)는 전류 기준화를 모두 제공하지는 않는다.

제4도의 회로에서의 장점은 n-채널 소스(q1, q2, …)의 방해 1/f 노이즈가 감소되는 것이며, 이는 합산 전류(Ig)의 노이즈가 모든 n-채널의 정전류원 트랜지스터들(t1)의 전체 게이트 영역에 의해 결정되기 때문이다. 저주파수의 노이즈 성분은 합산 전류(Ig)와 게이트 회로(g1, g2)의 출력 전류(iQ'M, iQ'S)를 맥놀이하여 부분적으로 서로 보상시킨다. 보상의 효과는 종속 구동에 있다. 1/f 노이즈 성분은 차분 전류(id)의 크기에 직접적으로 비례한다. 무선 신호에 대해 이러한 것은 매우 유리하며, 이는 노이즈가 감지되지 않기 때문이다. 이와 유사하게, 전류원 기준 전위(U1)의 저주파수 노이즈가 정전류원의 합산 전류와 미러 전류에 영향을 주며 보상된다. p-채널 전류 미러(cm)의 노이즈는 정전류원(q1, q2, …)에 비해 적다. 전술한 1/f 노이즈의 보상은 비트 속도가 1/f 노이즈의 주파수 범위와 비교하여 매우 높은 것으로 미리 가정한 것이다.

전류 미러(cm)는 입력에 있는 p-채널 캐스코드 트랜지스터(t8)와 출력에 있는 p-채널 캐스코드 트랜지스터(t9)를 포함한다. 이러한 트랜지스터들의 게이트 단자들은 게이트 기준 전위(U2)에 접속된다. 게이트 기준 전위는 공통 게이트-소스 단자가 보조의 정전류원(gh)으로부터 정전류가 공급되는 다이오드 접속된 p-채널 트랜지스터(t10)에 의해 형성된다. 이러한 보조의 정전류원(qh)은 게이트 단자가 전류원 기준 전원(U1)에 접속되는 n-채널 트랜지스터(t11)에 의해 형성된다. 트랜지스터(t6) 의 소스 단자에 의해 형성되는 전류 미러(cm)의 하단부와 트랜지스터(t10)의 소스 단자가 정의 공급 전위(Ud)에 결합된다.

차분 전류(id)의 구동 범위는 t/-(Ig/2), 즉 전류 미러(cm)의 출력 전류(Ig/2)의 2배가 된다. 또한, 전류 미러(cm)에 전류 Ig/2를 전송하는 추가의 출력이 공급되는 이러한 단자는 반전된 차분 전류를 형성하기 위해 Q 버스(sq)와 함께 이용될 수 있다.

Claims (9)

1. 교대로 직렬 접속된 마스터 셀(M) 및 슬레이브 셀(S)로 구성되며 시프트 클록(c1, c2)에 의해 제어되고, 직렬 입력에 펄스-밀도-변조된 신호인 데이터 신호(d)가 공급되는 시프트 레지스터(sr)를 포함하며; 상기 마스터 셀(M)과 슬레이브 셀(S)에는 게이트 회로(g1, g2) 및 정전류원(q1, q2)이 접속되고, 상기 정전류원(q1, q2)은 상기 게이트의 각 위치에 따라 3개의 게이트 출력(Q, Q', 2) 중 하나에 접속되며; 상기 각 게이트 회로(g1, g2)의 데이터-종속 제어 입력에는 상기 마스터 또는 슬레이브 셀(M, S)의 Q 및 Q' 출력(Q, Q')에 접속되고; 상기 각 게이트 회로(g1, g2)의 클록-종속 제어 입력은 게이트 클록(c3, c4)이 공급되며; 상기 게이트 회로(g1, g2)의 모든 Q, Q' 및 뉴트럴 출력들(Q, Q', 2)은 Q 버스(sq), Q' 버스(sq') 및 게이트 버스(sg)에 각각 결합되고; 출력 신호로서 차분 전류(id)를 형성하기 위해 상기 3개(Q. Q'. 게이트)의 버스들(sq, sq', sg) 중 두 버스에 전류 미러(cm)가 접속되는 평균화 디지털-아날로그 변환기용 CMOS 회로에 있어서 : 상기 전류 미러(cm)의 입력은 게이트 버스(sg)에 접속되고 그 출력은 Q 또는 Q' 버스(sq, sq')에 접속되며, 상기 전류 미러(cm)는 상기 차분 전류(id)의 값이 상기 데이터 신호(d)의 데이터 기준 레벨에서 0이 되도록 하는 규정된 전류 배율을 갖는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
2. 제1항에 있어서, 상기 전류 미러(cm)는 p-채널 트랜지스터들(t6, t7, t8, t9)을 포함하며, 상기 각 정전류원들(q1, q2)은 적어도 하나의 n-채널 트랜지스터(t1)를 포함하는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
3. 제1항에 있어서, 상기 전류 미러(cm)는 p-채널 캐스코드 트랜지스터(t8)와 출력에 p-채널 캐스코드 트랜지스터(t9)를 포함하는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
4. 제2항에 있어서, 상기 정전류원(q1, q2)의 모든 전류-결정 n-채널 트랜지스터(t1)의 게이트 단자는 전류원 기준 전위(U1)에 접속되는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
5. 제1항에 있어서, 상기 정전류원(q1, q2)은 시프트 레지스터(sr)의 중간부터 바깥쪽으로 대칭적으로 감소하는 방식으로 웨이트되며, 대칭의 관측점에서 함께 소속되는 상기 마스터 및 슬레이브 셀(M, S)은 웨이트에서 차이를 나타내지 않는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
6. 제5항에 있어서, 상기 정전류원(q1, q2)의 웨이트는 3각 특성을 갖는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
7. 제3항에 있어서, 상기 p-채널 캐스코드 트랜지스터(t8, t9)의 게이트 단자는 보조 정전류원(qh) 및 소스 단자가 상기 전류 미러(cm)의 하단부와 동일한 전위를 갖는 다이오드 접속형 p-채널 트랜지스터(t10)에 의해 설정된 게이트 기준 전위(U2)에 접속된 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
8. 제1항에 있어서, 상기 시프트 클록은 제1 및 제2 시프트 클록(c1, c2)으로 구성된 2상 클록이며, 상기 게이트 클록은 제1 및 제2 게이트 클록(c3, c4)으로 구성된 중첩 2상 클록이고, 상기 제1 및 제2 게이트 클록(c3, c4)의 전이 에지는 상기 각 게이트 회로(g1, g2)에서의 전류 배분이 항상 그 총합에 불변되게 하고, 상기 두 전이 에지에 의해 야기된 상기 전류 배분이 전이점(E)에 대해 대칭적으로 되며, 상기 정전류원(q1, q2)으로부터의 전류가 상기 전이점(E)에서 두 개의 동일 부분으로 나누어지도록 시간과 그 위상 위치에 따른 변이가 조절되는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.
9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전류 미러(cm)는 0.5의 전류 배율을 갖는 것을 특징으로 하는 평균화 디지털-아날로그 변환기용 CMOS 회로.