KR920003671A

KR920003671A - 애브리징 디지탈 대 아날로그 변환기용 cmos회로

Info

Publication number: KR920003671A
Application number: KR1019910011755A
Authority: KR
Inventors: 테우스 울리흐
Original assignee: 쉔케 메르 가르트, 볼프강 자우어; 도이취 아이티티 인더스트리스 게젤샤프트 미트 베쉬랭크터 하프퉁
Priority date: 1990-07-13
Filing date: 1991-07-11
Publication date: 1992-02-29
Also published as: KR100195897B1; US5146225A; JP3076821B2; EP0465713B1; JPH04233827A; EP0465713A1; DE59009696D1

Abstract

내용 없음

Description

애브리징 디지탈 대 아날로그 변환기용 CMOS 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 제2도의 회로에 대한 타이밍도

제4도는 본 발명의 양호한 실시예를 도시한 회로도

Claims

교대로 직렬 접속된 마스러 및 종속 셀(M, S)로 구성되어 시프트 클럭(C1, C2)에 의해 제어되고, 직렬 입력에 펄스-밀도-변조 신호, 데이타 신호(d)가 공급되는 시프트 레지스터(sr)를 포함하며, 상기 마스터 셀(M) 및 종속 셀(S)은 서로 연관된 게이트 회로(g1, g2)및 일정-전류 소스(q1, q2)를 갖는데, 상기 일정-전류 소스(q1, q2)는 게이트의 각 위치에 따라 3개의 게이트 출력(Q, Q', 2)중 하나에 접속되며, 상기 각 게이트 회로(g1, g2)의 데이타-종속 제어 입력은 마스터 또는 종속 셀(M, S)의 Q 및 Q'출력 (Q, Q′)에 접속되며, 상기 각 게이트 회로(g1, g2)의 클럭-종속 제어 입력은 게이트 클럭(C3, C4)에 공급되며, 상기 게이트 회로(g1, g2)의 모든 Q, Q' 및 뉴트럴 출력들(Q, Q', 2)은 Q버스(sq), Q'버스(sq')및 게이트 버스(sq)로 각각 결합되고, 입력 신호로서 수행하는 차동 전류(id)를 형성하기 위해 상기 3개(Q, Q'및 게이트) 버스들(sq, sq', sq)중 두 버스에 전류 미러(cm)가 접속되는 애브리징 디지탈 대 아날로그 변화기용 CMOS 회로에 있어서, 상기 전류 미러(cm)의 입력은 게이트 버스(sg)에, 출력은 Q 또는 Q'버스(sq, sq')에 접속되며, 상기 전류 미러(cm)는 상기 차동 전류(id)의 값이 상기 데이타 신호(d)의 데이타 기준 레벨에서 0이 되는 한정된 전류 기준화 인수를 갖는 것을 특징으로 하는 애브리징 디지탈 대 아날로그 변환기용 CMOS 회로.
제1항에 있어서, 상기 전류 미러(cm)는 p-채널 트랜지스터들(t6, t7, t8, t9)을 포함하며, 상기 일정-전류 소수들(g1, g2) 각각은 최소한 하나의 n-채널 트랜지스터(t1)를 포함하는 것을 특징으로 하는 CMOS 회로.
제1항에 있어서, 상기 전류 미러(cm)는 입력에 있는 p-채널 캐스코드 트랜지스터(t8)와 출력에 있는 p-채널 캐스코드 트랜지스터(t9)를 포함하는 것을 특징으로 하는 CMOS 회로.
제2항에 있어서, 상기 일정-전류 소스(g1, g2)의 전류-결정 n-채널 트랜지스터(t1)의 게이트 단자는 전류-소스 기준 전위(u1)에 접속된 것을 특징으로 하는 CMOS 회로.
제1항에 있어서, 상기 일정-전류 소스(g1, g2)는 가중치가 시프트 레지스터(sr)의 중간부터 바깥쪽으로 감소하는 반조-대칭 방식으로 웨이티드되며, 상기 마스터 및 종속 셀(M, S)은 가중치에서 차이를 나타내지 않는 반조 대칭의 관측 포인트에서 함께 포함되는 것을 특징으로 하는 CMOS 회로.
제5항에 있어서, 상기 일정-전류 소스(g1, g2)의 가중치는 3중 가중의 특성을 갖는 것을 특징으로 하는 CMOS 회로.
제3항에 있어서, 상기 p-채널 캐스코드 트랜지스터(t8, t9)의 상기 게이트 단자는 보조의 일정-전류 소스(qh)에 의해 수행된 게이트 기준 전위(u2)와 소스 단자가 상기 전류 미러(cm)의 하단부와 동일한 전위에 있는 다이오드-접속된 p-채널 트랜지스터(t10)에 접속된 것을 특징으로 하는 CMOS 회로.
제1항에 있어서, 상기 시프트 클럭은 제1 및 제2시프트 클럭(C1, C2)으로 구성된 2-위상 클럭이며, 상기 게이트 클럭은 제1 및 제2게이트 클럭(C1, C2)으로 구성된 중복된 2-위상 클럭이며, 상기 제1 및 제2게이트 클럭(C3, C4)의 변이 구간은, 상기 각 게이트 회로(g1, g2)에서의 전류 배분이 그 총합에 있어서 항상 불변으로 되고, 상기 두 변이 구간에 의한 전류 배분이 변이 포이트(E)에 대해 대칭적으로 되고, 상기 일정-전류소스(g1, g2)로부터의 상기 전류가 상기 변이 포인트(E)에서 두개의 동일 부분으로 나누어지도록 시간 변화 및 위상 위치에 따라 조절되는 것을 특징으로 하는 CMOS 회로.
제1항, 제2항 또는 제3항중 어느 한 항에 있어서, 상기 전류 미러(cm)는 0.5의 전류 기준화 인수를 갖는 것을 특징으로 하는 CMOS 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.