JP3173386B2 - ノイズ除去バスレシーバ - Google Patents
ノイズ除去バスレシーバInfo
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- JP3173386B2 JP3173386B2 JP24602996A JP24602996A JP3173386B2 JP 3173386 B2 JP3173386 B2 JP 3173386B2 JP 24602996 A JP24602996 A JP 24602996A JP 24602996 A JP24602996 A JP 24602996A JP 3173386 B2 JP3173386 B2 JP 3173386B2
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- JP
- Japan
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- flip
- flop
- input
- pulse signal
- circuit
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はバスレシーバに関
し、特に、ノイズを除去する機能を持つバスレシーバに
関する。
し、特に、ノイズを除去する機能を持つバスレシーバに
関する。
【０００２】
【従来の技術】従来の技術としては、たとえば、「特開
昭６３−１５２２１４号公報」記載の技術がある。この
技術においては、まず入力信号の立ち上がりとたち下が
りとの論理和をクロック発信器からのクロックで動作す
るカウンタで受け取る。次に、カウンタの出力をフリッ
プフロップのクロック端子に入力し、入力信号をこのフ
リップフロップのデータ端子に入力し、ノイズを除去す
るものである。
昭６３−１５２２１４号公報」記載の技術がある。この
技術においては、まず入力信号の立ち上がりとたち下が
りとの論理和をクロック発信器からのクロックで動作す
るカウンタで受け取る。次に、カウンタの出力をフリッ
プフロップのクロック端子に入力し、入力信号をこのフ
リップフロップのデータ端子に入力し、ノイズを除去す
るものである。
【０００３】
【発明が解決しようとする課題】上述した従来の技術に
おいては、クロック発信器からのクロックをカウンタに
入力してからさらに、フリップフロップのクロック端子
に入力するため、この技術の回路と情報を伝達しあう他
の回路とのクロックの同期が非常に難しいという問題が
ある。
おいては、クロック発信器からのクロックをカウンタに
入力してからさらに、フリップフロップのクロック端子
に入力するため、この技術の回路と情報を伝達しあう他
の回路とのクロックの同期が非常に難しいという問題が
ある。
【０００４】本発明の目的は、他の回路とのクロックの
同期が簡単に行えるノイズ除去バスレシーバを提供する
ことである。
同期が簡単に行えるノイズ除去バスレシーバを提供する
ことである。
【０００５】
【課題を解決するための手段】本発明のノイズ除去バス
レシーバは、 （ａ）入力信号を第１のレファレンス電位と比較し、第
１のパルス信号を出力する第１の差動増幅回路と、 （ｂ）前記入力信号を第２のレファレンス電位と比較
し、第２のパルス信号を出力する第２の差動増幅回路
と、 （ｃ）前記第１のパルス信号と前記第２パルス信号との
一致パルス信号を出力する一致回路と、 （ｄ）前記一致パルス信号をクロックとして入力し、前
記一致パルス信号のローレベルからハイレベルの変化で
前記第２のパルス信号をデータとして入力する第１のフ
リップフロップと、 （ｅ）前記第１のフリップフロップの出力がローレベル
の場合前記第１のパルス信号を選択し、前記第１のフリ
ップフロップの出力がハイレベルの場合前記第２のパル
ス信号を選択する選択回路と、 （ｆ）外部からのクロックをクロックとして入力し、前
記選択回路の出力をデータとして入力しノイズを除去し
た信号を出力する第２のフリップフロップと、を備え
る。
レシーバは、 （ａ）入力信号を第１のレファレンス電位と比較し、第
１のパルス信号を出力する第１の差動増幅回路と、 （ｂ）前記入力信号を第２のレファレンス電位と比較
し、第２のパルス信号を出力する第２の差動増幅回路
と、 （ｃ）前記第１のパルス信号と前記第２パルス信号との
一致パルス信号を出力する一致回路と、 （ｄ）前記一致パルス信号をクロックとして入力し、前
記一致パルス信号のローレベルからハイレベルの変化で
前記第２のパルス信号をデータとして入力する第１のフ
リップフロップと、 （ｅ）前記第１のフリップフロップの出力がローレベル
の場合前記第１のパルス信号を選択し、前記第１のフリ
ップフロップの出力がハイレベルの場合前記第２のパル
ス信号を選択する選択回路と、 （ｆ）外部からのクロックをクロックとして入力し、前
記選択回路の出力をデータとして入力しノイズを除去し
た信号を出力する第２のフリップフロップと、を備え
る。
【０００６】
【発明の実施の形態】次に本発明について図面を参照し
て詳細に説明する。図１は本発明の実施の形態の構成を
示すブロック図である。図１を参照すると、波形入力部
１は第１の差動増幅回路２の第１の入力部２１と第２の
差動増幅回路３の第１の入力部３１とに接続され、第１
のリファレンス電位は第１の差動増幅回路２の第２の入
力部２２に入力され、第２のリファレンス電位は第２の
差動増幅回路３の第２の入力部３２に入力され、第１の
差動増幅回路２の出力部２３は一致回路４の第１の入力
部４１とセレクタ５の第１の端子５１に接続され、第２
の差動増幅回路３の出力部３３は一致回路４の第２の入
力部４２とセレクタ５の第２の端子５２と第１のフリッ
プフロップ回路６のデータ入力部６１に接続され、一致
回路４の出力部４３は第１のフリップフロップ回路６の
クロック入力部６２に接続され、第１のフリップフロッ
プ回路６の出力部６３はセレクタ５の選択信号としてセ
レクタ５の第３の端子５３に接続され、セレクタ５の第
４の端子５４は第２のフリップフロップ回路７のデータ
入力部７１に接続され、外部クロックは第２のフリップ
フロップ回路７のクロック入力部７２に入力されてい
る。
て詳細に説明する。図１は本発明の実施の形態の構成を
示すブロック図である。図１を参照すると、波形入力部
１は第１の差動増幅回路２の第１の入力部２１と第２の
差動増幅回路３の第１の入力部３１とに接続され、第１
のリファレンス電位は第１の差動増幅回路２の第２の入
力部２２に入力され、第２のリファレンス電位は第２の
差動増幅回路３の第２の入力部３２に入力され、第１の
差動増幅回路２の出力部２３は一致回路４の第１の入力
部４１とセレクタ５の第１の端子５１に接続され、第２
の差動増幅回路３の出力部３３は一致回路４の第２の入
力部４２とセレクタ５の第２の端子５２と第１のフリッ
プフロップ回路６のデータ入力部６１に接続され、一致
回路４の出力部４３は第１のフリップフロップ回路６の
クロック入力部６２に接続され、第１のフリップフロッ
プ回路６の出力部６３はセレクタ５の選択信号としてセ
レクタ５の第３の端子５３に接続され、セレクタ５の第
４の端子５４は第２のフリップフロップ回路７のデータ
入力部７１に接続され、外部クロックは第２のフリップ
フロップ回路７のクロック入力部７２に入力されてい
る。
【０００７】次に、本発明の動作に関して図面を参照し
て説明する。図２は、入力波形を示すタイムチャートで
ある。図３は、図１のノイズ除去バスレシーバの動作を
示すタイムチャートである。図４は、入力波形のタイム
チャートである。図５は、図１のノイズ除去バスレシー
バの動作を示すタイムチャートである。また、第１の差
動増幅回路２、第２の差動増幅回路３のゲート遅延時間
をｔｇ、一致回路４のゲート遅延時間をｔｅ、第１のフ
リップフロップ回路６のゲート遅延時間をｔｆ、セレク
タ５のゲート遅延時間をｔｓ、第１のリファレンス電位
＞第３のリファレンス電位、第３のリファレンス電位＞
第２のリファレンス電位とする。第３のリファレンス電
位は、第２のフリップフロップ回路７のスレッショルド
電位である。
て説明する。図２は、入力波形を示すタイムチャートで
ある。図３は、図１のノイズ除去バスレシーバの動作を
示すタイムチャートである。図４は、入力波形のタイム
チャートである。図５は、図１のノイズ除去バスレシー
バの動作を示すタイムチャートである。また、第１の差
動増幅回路２、第２の差動増幅回路３のゲート遅延時間
をｔｇ、一致回路４のゲート遅延時間をｔｅ、第１のフ
リップフロップ回路６のゲート遅延時間をｔｆ、セレク
タ５のゲート遅延時間をｔｓ、第１のリファレンス電位
＞第３のリファレンス電位、第３のリファレンス電位＞
第２のリファレンス電位とする。第３のリファレンス電
位は、第２のフリップフロップ回路７のスレッショルド
電位である。
【０００８】２種類の波形を入力した場合について説明
する。まず、波形入力部１に、図２に示すようなノイズ
を含んだ波形が入力された場合について説明する。この
波形は、第２のリファレンス電位を時間ｔ１に通過して
電圧が上がり、第３のリファレンス電位を時間ｔ２に通
過して電圧が上がり、第１のリファレンス電位を時間ｔ
３に通過して電圧が上がり、第１のリファレンス電位を
時間ｔ４に通過して電圧が下がり、第３のリファレンス
電位を時間ｔ５に通過して電圧が下がり、第３のリファ
レンス電位を時間ｔ６に通過して電圧が上がり、第１の
リファレンス電位を時間ｔ７に通過して電圧が上がる
が、リンギングをおこして、リングバックが、時間ｔ５
〜ｔ６の間で第３のリファレンス電位を下に越えてい
る。
する。まず、波形入力部１に、図２に示すようなノイズ
を含んだ波形が入力された場合について説明する。この
波形は、第２のリファレンス電位を時間ｔ１に通過して
電圧が上がり、第３のリファレンス電位を時間ｔ２に通
過して電圧が上がり、第１のリファレンス電位を時間ｔ
３に通過して電圧が上がり、第１のリファレンス電位を
時間ｔ４に通過して電圧が下がり、第３のリファレンス
電位を時間ｔ５に通過して電圧が下がり、第３のリファ
レンス電位を時間ｔ６に通過して電圧が上がり、第１の
リファレンス電位を時間ｔ７に通過して電圧が上がる
が、リンギングをおこして、リングバックが、時間ｔ５
〜ｔ６の間で第３のリファレンス電位を下に越えてい
る。
【０００９】本発明においては、セレクタ５の選択信号
がロウレベルの時にはセレクタ５の第１の端子５１が有
効となり、セレクタ５の選択信号がハイレベルの時には
セレクタ５の第２の端子５２が有効となる。ここで、図
２に示す波形が波形入力部１に時間ｔ１に入力される
と、各点での波形は、図３に示すようなタイミングチャ
ートになる。時間ｔ１＋ｔｇにおいて第２の差動増幅回
路３の出力部３３がハイレベルになる（入力波形が第２
のリファレンス電位に達するので）。次に、一致回路４
において第１の差動増幅回路２の出力と第２の差動増幅
回路３の出力との一致がとられ一致回路４の出力部４３
が時間ｔ１＋ｔｇ＋ｔｅにおいてローレベルになる。第
１のフリップフロップ回路６は、クロック入力部６２に
入力される信号がローレベルからハイレベルに変化する
時点で、データ入力部６１に入力される信号を取り込む
ので、この時点では第１のフリップフロップ回路６は変
化しない。よってセレクタ５の選択信号６３はローレベ
ルのままであり、第２のフリップフロップ回路７のデー
タ入力部７１には、第１の差動増幅回路２の出力（ロー
レベル）が選択されてくる。次に、時間ｔ３＋ｔｇにお
いて第１の差動増幅回路２の出力部２３はハイレベルに
なる（入力波形が第１のリファレンス電位に達するの
で）。よって、この時点では、セレクタ５の選択信号６
３はローレベルのままであり、第２のフリップフロップ
７のデータ入力部７１には、第１の差動増幅回路２のハ
イレベルの出力が選択されてくる。次に、時間ｔ３＋ｔ
ｇ＋ｔｅにおいて、一致回路４の出力部４３がローレベ
ルからハイレベルに変化し、第１のフリップフロップ回
路６は、入力部６１から第２の差動増幅回路３の出力
（ハイレベル）を取り込み、第１のフリップフロップ回
路６の出力であるセレクタ５の選択信号６３が時間ｔ３
＋ｔｇ＋ｔｅ＋ｔｆにおいてハイレベルになる。この時
点で、セレクタ５は、第２の端子５２からの入力を選択
するように変化するが、第２の差動増幅回路３の出力部
３３がハイレベルになっているので、セレクタ５の出力
部５４の出力は、ハイレベルのままであり、第２のフリ
ップフロップ７のデータ入力部７１もハイレベルのまま
である。 次に、時間ｔ４＋ｔｇにおいて、第１の差動増
幅回路２の出力部２３はローレベルになり、時間ｔ４＋
ｔｇ＋ｔｅにおいて、一致回路４の出力部４３がローレ
ベルになる。この時点では、第１のフリップフロップ回
路６は、変化しないので、セレクタ５の選択信号６３は
ハイレベルのままであり、第２のフリップフロップ７の
データ入力部７１もハイレベルのままである。次に、時
間ｔ６において、波形入力部１に入力される入力波形が
第３のレファレンス電位を越えるが、第１のフリップフ
ロップ回路６は、変化しないので、セレクタ５の選択信
号６３はハイレベルのままであり、第２のフリップフロ
ップ７のデータ入力部７１もハイレベルのままである。
次に、時間ｔ７＋ｔｇにおいて第２の差動増幅回路３の
出力部３３がローレベルになる。したがって、第２のフ
リップフロップ７のクロック入力部７２に入力される外
部クロックがｔ５＋ｔｇとｔ６＋ｔｇとの間でローレベ
ルからハイレベルに変化しても、第２のフリップフロッ
プ７はハイレベルのデータを採取することになるので、
誤動作は起こらない。
がロウレベルの時にはセレクタ５の第１の端子５１が有
効となり、セレクタ５の選択信号がハイレベルの時には
セレクタ５の第２の端子５２が有効となる。ここで、図
２に示す波形が波形入力部１に時間ｔ１に入力される
と、各点での波形は、図３に示すようなタイミングチャ
ートになる。時間ｔ１＋ｔｇにおいて第２の差動増幅回
路３の出力部３３がハイレベルになる（入力波形が第２
のリファレンス電位に達するので）。次に、一致回路４
において第１の差動増幅回路２の出力と第２の差動増幅
回路３の出力との一致がとられ一致回路４の出力部４３
が時間ｔ１＋ｔｇ＋ｔｅにおいてローレベルになる。第
１のフリップフロップ回路６は、クロック入力部６２に
入力される信号がローレベルからハイレベルに変化する
時点で、データ入力部６１に入力される信号を取り込む
ので、この時点では第１のフリップフロップ回路６は変
化しない。よってセレクタ５の選択信号６３はローレベ
ルのままであり、第２のフリップフロップ回路７のデー
タ入力部７１には、第１の差動増幅回路２の出力（ロー
レベル）が選択されてくる。次に、時間ｔ３＋ｔｇにお
いて第１の差動増幅回路２の出力部２３はハイレベルに
なる（入力波形が第１のリファレンス電位に達するの
で）。よって、この時点では、セレクタ５の選択信号６
３はローレベルのままであり、第２のフリップフロップ
７のデータ入力部７１には、第１の差動増幅回路２のハ
イレベルの出力が選択されてくる。次に、時間ｔ３＋ｔ
ｇ＋ｔｅにおいて、一致回路４の出力部４３がローレベ
ルからハイレベルに変化し、第１のフリップフロップ回
路６は、入力部６１から第２の差動増幅回路３の出力
（ハイレベル）を取り込み、第１のフリップフロップ回
路６の出力であるセレクタ５の選択信号６３が時間ｔ３
＋ｔｇ＋ｔｅ＋ｔｆにおいてハイレベルになる。この時
点で、セレクタ５は、第２の端子５２からの入力を選択
するように変化するが、第２の差動増幅回路３の出力部
３３がハイレベルになっているので、セレクタ５の出力
部５４の出力は、ハイレベルのままであり、第２のフリ
ップフロップ７のデータ入力部７１もハイレベルのまま
である。 次に、時間ｔ４＋ｔｇにおいて、第１の差動増
幅回路２の出力部２３はローレベルになり、時間ｔ４＋
ｔｇ＋ｔｅにおいて、一致回路４の出力部４３がローレ
ベルになる。この時点では、第１のフリップフロップ回
路６は、変化しないので、セレクタ５の選択信号６３は
ハイレベルのままであり、第２のフリップフロップ７の
データ入力部７１もハイレベルのままである。次に、時
間ｔ６において、波形入力部１に入力される入力波形が
第３のレファレンス電位を越えるが、第１のフリップフ
ロップ回路６は、変化しないので、セレクタ５の選択信
号６３はハイレベルのままであり、第２のフリップフロ
ップ７のデータ入力部７１もハイレベルのままである。
次に、時間ｔ７＋ｔｇにおいて第２の差動増幅回路３の
出力部３３がローレベルになる。したがって、第２のフ
リップフロップ７のクロック入力部７２に入力される外
部クロックがｔ５＋ｔｇとｔ６＋ｔｇとの間でローレベ
ルからハイレベルに変化しても、第２のフリップフロッ
プ７はハイレベルのデータを採取することになるので、
誤動作は起こらない。
【００１０】次に、波形入力部１に、図４に示すような
ノイズを含む入力波形が入力された場合について説明す
る。この波形は、第１のリファレンス電位を時間ｔ１に
通過して電圧が下がり、第３のリファレンス電位を時間
ｔ２に通過して電圧が下がり、第２のリファレンス電位
を時間ｔ３に通過して電圧が下がり、第２のリファレン
ス電位を時間ｔ４に通過して電圧が上がり、第３のリフ
ァレンス電位を時間ｔ５に通過して電圧が上がり、第３
のリファレンス電位を時間ｔ６に通過して電圧が下が
り、第１のリファレンス電位を時間ｔ７に通過して電圧
が下がるが、リンギングをおこして、リングバックが、
ｔ５とｔ６との間で第３のリファレンス電位を上に越え
ている。
ノイズを含む入力波形が入力された場合について説明す
る。この波形は、第１のリファレンス電位を時間ｔ１に
通過して電圧が下がり、第３のリファレンス電位を時間
ｔ２に通過して電圧が下がり、第２のリファレンス電位
を時間ｔ３に通過して電圧が下がり、第２のリファレン
ス電位を時間ｔ４に通過して電圧が上がり、第３のリフ
ァレンス電位を時間ｔ５に通過して電圧が上がり、第３
のリファレンス電位を時間ｔ６に通過して電圧が下が
り、第１のリファレンス電位を時間ｔ７に通過して電圧
が下がるが、リンギングをおこして、リングバックが、
ｔ５とｔ６との間で第３のリファレンス電位を上に越え
ている。
【００１１】図２と図３を参照して説明したのと同様
に、図４に示す入力波形が入力されると、図１の構成に
おいては、図５に示すようになる。したがって、クロッ
クがｔ５＋ｔｇとｔ６＋ｔｇとの間に入力されても、第
２のフリップフロップ７はロウレベルのデータ採取する
ので、誤動作は起こらない。
に、図４に示す入力波形が入力されると、図１の構成に
おいては、図５に示すようになる。したがって、クロッ
クがｔ５＋ｔｇとｔ６＋ｔｇとの間に入力されても、第
２のフリップフロップ７はロウレベルのデータ採取する
ので、誤動作は起こらない。
【００１２】また、外部クロックは、第２のフリップフ
ロップ７のクロック端子７２に直接入力されるので、本
発明のノイズ除去バスレシーバと接続され同じ外部クロ
ックで動作する他の回路との同期が、非常に簡単であ
る。
ロップ７のクロック端子７２に直接入力されるので、本
発明のノイズ除去バスレシーバと接続され同じ外部クロ
ックで動作する他の回路との同期が、非常に簡単であ
る。
【００１３】
【発明の効果】以上説明したように、本発明のノイズ除
去バスレシーバは、差動増幅回路、一致回路、第１のフ
リップフロップ、セレクタによりノイズを除去でき、か
つ、第２のフリップフロップにより、本発明のノイズ除
去バスレシーバと接続され同じ外部クロックで動作する
他の回路との同期が、非常に簡単になるという効果があ
る。
去バスレシーバは、差動増幅回路、一致回路、第１のフ
リップフロップ、セレクタによりノイズを除去でき、か
つ、第２のフリップフロップにより、本発明のノイズ除
去バスレシーバと接続され同じ外部クロックで動作する
他の回路との同期が、非常に簡単になるという効果があ
る。
【図１】本発明の実施の形態のブロック図である。
【図２】入力波形のタイムチャートである。
【図３】図１のノイズ除去バスレシーバの動作を示すタ
イムチャートである。
イムチャートである。
【図４】入力波形のタイムチャートである。
【図５】図１のノイズ除去バスレシーバの動作を示すタ
イムチャートである。
イムチャートである。
１ 波形入力部 ２ 第１の差動増幅回路 ３ 第２の差動増幅回路 ４ 一致回路 ５ セレクタ ６ 第１のフリップフロップ回路 ７ 第２のフリップフロップ回路
Claims (1)
- 【請求項１】（ａ）入力信号を第１のレファレンス電位
と比較し、第１のパルス信号を出力する第１の差動増幅
回路と、 （ｂ）前記入力信号を第２のレファレンス電位と比較
し、第２のパルス信号を出力する第２の差動増幅回路
と、 （ｃ）前記第１のパルス信号と前記第２パルス信号との
一致パルス信号を出力する一致回路と、 （ｄ）前記一致パルス信号をクロックとして入力し、前
記一致パルス信号のローレベルからハイレベルの変化で
前記第２のパルス信号をデータとして入力する第１のフ
リップフロップと、 （ｅ）前記第１のフリップフロップの出力がローレベル
の場合前記第１のパルス信号を選択し、前記第１のフリ
ップフロップの出力がハイレベルの場合前記第２のパル
ス信号を選択する選択回路と、 （ｆ）外部からのクロックをクロックとして入力し、前
記選択回路の出力をデータとして入力しノイズを除去し
た信号を出力する第２のフリップフロップと、 を有することを特徴とするノイズ除去バスレシーバ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24602996A JP3173386B2 (ja) | 1996-09-18 | 1996-09-18 | ノイズ除去バスレシーバ |
| US08/932,060 US5933799A (en) | 1996-09-18 | 1997-09-17 | Noise eliminating bus receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24602996A JP3173386B2 (ja) | 1996-09-18 | 1996-09-18 | ノイズ除去バスレシーバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093403A JPH1093403A (ja) | 1998-04-10 |
| JP3173386B2 true JP3173386B2 (ja) | 2001-06-04 |
Family
ID=17142400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24602996A Expired - Fee Related JP3173386B2 (ja) | 1996-09-18 | 1996-09-18 | ノイズ除去バスレシーバ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5933799A (ja) |
| JP (1) | JP3173386B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102507067B1 (ko) | 2018-08-10 | 2023-03-07 | 가부시키가이샤 네리키 | 도통구와 배관 단부의 접속 구조, 개폐 밸브 장치 및 제거 지그 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826390B1 (en) * | 1999-07-14 | 2004-11-30 | Fujitsu Limited | Receiver, transceiver circuit, signal transmission method, and signal transmission system |
| US6662132B2 (en) * | 2000-06-05 | 2003-12-09 | Fujitsu Limited | Noise analyzing method and apparatus and storage medium |
| TWI222565B (en) * | 2003-08-20 | 2004-10-21 | Wistron Corp | Noise-free bus circuit |
| JP4934980B2 (ja) * | 2005-03-29 | 2012-05-23 | 日本電気株式会社 | バスレシーバ回路及び該バスレシーバ回路に用いられるノイズ除去方法 |
| US20100090739A1 (en) * | 2008-10-15 | 2010-04-15 | Tellabs Petaluma, Inc. | Method and Apparatus for Removing Narrow Pulses from a Clock Waveform |
| CN118337186B (zh) * | 2024-06-17 | 2024-09-03 | 上海三菲半导体有限公司 | 一种脉冲发生器及芯片 |
Family Cites Families (5)
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Also Published As
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| US5933799A (en) | 1999-08-03 |
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