JP2623794B2

JP2623794B2 - 時間軸誤差補正装置

Info

Publication number: JP2623794B2
Application number: JP63309480A
Authority: JP
Inventors: 臼木　　直司
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-12-07
Filing date: 1988-12-07
Publication date: 1997-06-25
Anticipated expiration: 2012-06-25
Also published as: JPH02155382A

Description

【発明の詳細な説明】産業上の利用分野本発明は家庭用のビデオテープレコーダ（VTR）やビ
デオディスク（VD）等に接続する際に好適な時間軸誤差
補正装置に関するものである。

従来の技術家庭用のVTRは、放送用VTRに比べて隣接トラックから
のクロストークノイズが大きい、S/N・波形再現性が悪
い、ノイズキャンセラー・ノンリニアエンファシスの多
用により再生波形のエッジ部分にノイズが多い、等の理
由から時間軸誤差の検出が難しかった。しかも色信号を
低域周波数変換して記録するため、輝度信号と色信号の
時間軸変動成分が異なり、ヘッドドラムのイナーシャが
小さいため時間軸変動成分が高域にまで多い、等の理由
から家庭用のVTRに接続して十分な性能を得ることので
きる時間軸誤差補正装置は、存在しなかった。

そこで、このような点を考慮して、先に家庭用VTRに
最も好適と思われる時間軸誤差補正装置の技術がいくつ
か提案されている（例えば特願昭62−245158号，特願昭
63−169455号）。

第８図に上述した時間軸誤差補正装置の基本構成の主
要部分のブロック図を示す。この第８図は輝度信号の時
間軸誤差補正の部分のみを記載している。第８図におい
て、入力信号端子１より入力された時間軸変動を持った
輝度信号はＡ−Ｄ変換器２及び水平同期信号分離回路７
に入力される。Ａ−Ｄ変換器２にてディジタルデータに
変換された輝度信号は、書き込みクロック（Ｗ−CL
K），書き込みリセットパルス（Ｗ−RST）に基づいてデ
ィジタルメモリ３に書き込まれる。ディジタルメモリ３
にて時間軸誤差分を吸収した後、読み出しクロック（Ｒ
−CLK），読み出しリセットパルス（Ｒ−RST）により読
み出された輝度信号は、Ｄ−Ａ変換器４によりアナログ
信号に変換され、同期信号すげかえ回路５により同期信
号をすげかえた後、信号出力端子６に出力される。同期
信号分離回路７は輝度信号のシンクチップレベルとペデ
スタルレベルの中間のレベルで水平同期信号を分離し、
その水平同期信号の立ち上りエッジである後エッジの情
報を、書き込みクロック発生回路53及び書き込みリセッ
トパルス発生器22に送る。書き込みクロック発生回路53
では、水晶発生器９より出力された基準クロックから位
相遅延器12にて作成されたｎ個の遅延クロック群と、水
平同期信号の後エッジとを、位相比較器10にて位相比較
し、その位相比較結果に基づいて、クロック選択回路20
にて遅延クロック群の中から水平同期信号の位相に最も
近いクロックを１つ選択し、書き込みクロック（Ｗ−CL
K）として出力する。また書き込みリセットパルス発生
器22では、水平同期信号の後エッジ情報を、書き込みク
ロックが安定して発生するまでの時間分だけ遅延し、そ
の後書き込みクロックにてラッチをかけることにより書
き込みリセットパルス（Ｗ−RST）を出力する。

一方読み出しクロック（Ｒ−CLK）は水晶発振器９よ
り出力された基準クロックをそのまま用いる。また読み
出しリセットパルス（Ｒ−RST）は基準クロックを同期
信号発生器８にて分周して得られる基準水平同期パルス
を用いる。

以上のように構成した時間軸誤差補正装置は、波形再
現の悪い信号からも確実に時間軸誤差が検出でき、しか
も時間軸変動に対して高い周波数成分まで、高速に且つ
位相特性がリニアに追従できるため、スキューはもとよ
り、ヘッドテープの“たたき”と呼ばれるテープの縦振
動に起因する画面の曲りや、ヘッドドラムの軸の回転共
振に起因する画面のくねり等も確実に除去できるもので
あった。

発明が解決しようとする課題しかしながらこの時間軸誤差補正装置は、非常に高い
周波数成分まで応答するため、再生信号のエッジ部分に
時間軸変動成分よりも多きなノイズが発生していると、
そのノイズにまで時間軸変動補正処理が応答してしまい
悪影響をおよぼす（このようなノイズは、機械的に発生
した時間軸変動（メカジッタ）に対して電気ジッタと呼
ばれている）。特に家庭用VTRでは長時間モードのとき
には、隣接トラックからのクロストークノイズが非常に
多く発生し、このクロストークノイズは、再生信号のエ
ッジ部分に周波数7.8KHzのビートノイズを多く発生す
る。そしてこのクロストークノイズによる電気ジッタ
が、本来の真のメカジッタよりも大きくなると、この時
間軸誤差補正装置は誤動作し、出力画面の縦線にギザギ
ザのノイズを発生してしまうという課題があった。

かかる点に鑑み、本発明はこのような電気ジッタに対
しても悪影響を及ぼすことなく、高速に且つ安定にメカ
ジッタのみに追従することができる、家庭用VTRに好適
な時間軸誤差補正装置を提供することを目的とする。

課題を解決するための手段本発明の第１の構成は、水平同期信号の基準クロック
に対する位相を比較し、位相データを出力する位相比較
手段と、水平同期信号のインターバル間の基準クロック
数をカウントし、カウントデータを出力するカウント手
段と、位相データとカウントデータを演算し書き込みク
ロック選択データを出力する演算手段と、書き込みクロ
ック選択データに基づいて基準クロックを遅延させるこ
とにより書き込みクロックを発生させる書き込みクロッ
ク発生手段とを備えた構成となっている。

本発明の第２の構成は、水平同期信号の基準クロック
に対する位相を比較し、位相データを出力する位相比較
手段と、水平同期信号のインターバル間の基準クロック
の数をカウントし、カウントデータを出力するカウント
手段と、位相データに基づいて基準クロックを遅延させ
ることにより書き込みクロックを発生させる書き込みク
ロック発生手段と、位相データとカウントデータを演算
し、読み出しクロック選択データを出力する演算手段
と、読み出しクロック選択データに基づいて基準クロッ
クを遅延させることにより読み出しクロックを発生させ
る読み出しクロック発生手段とを備えた構成となってい
る。

本発明の第３の構成は、再生輝度信号を2H遅延するこ
とにより1H遅延輝度信号と2H遅延輝度信号とを出力する
輝度信号遅延信号と、再生輝度信号と1H遅延輝度信号と
2H遅延輝度信号との３ラインの輝度信号を加算し、３ラ
イン加算輝度信号を出力する加算手段と、３ライン加算
輝度信号から水平同期信号を分離する水平同期信号分離
手段と、水平同期信号の基準クロックに対する位相を比
較し、位相データを出力する位相比較手段と、位相デー
タに基づいて基準クロックを遅延させることにより書き
込みクロックを発生させる書き込みクロック発生手段
と、書き込みクロックに従って1H遅延輝度信号を書き込
むと共に、基準クロックに従って1H遅延輝度信号を読み
出すメモリ手段とを備えた構成となっている。

本発明の第４の構成は、再生輝度信号から水平同期信
号を分離する第１の水平同期信号分離手段と、第１の水
平同期信号分離手段より得られた水平同期信号の後エッ
ジと基準クロックとの位相を比較し、その位相差に基づ
いて基準クロックを遅延させることにより書き込みクロ
ックを発生させる書き込みクロック発生手段と、水平同
期信号の前エッジのインターバル間の第１の周期を演算
する第１の演算手段と、第１の周期の変化の特定の周波
数成分を抽出する第１のフィルタ手段と、読み出し手段
から得られた再生輝度信号から水平同期信号を分離する
第２の水平同期信号分離手段と、第２の水平同期信号分
離手段より得られた水平同期信号の前エッジのインター
バル間の第２の周期を演算する第２の演算手段と、第２
の周期の変化の特定の周波数成分を抽出する第２のフィ
ルタ手段と、第１のフィルタ手段の出力と第２のフィル
タ手段の出力とをレベル比較するレベル比較手段とを備
えたものである。

作用本発明は前記した第１の構成により、演算手段により
位相データとカウントデータから水平同期信号のインタ
ーバル間の周期を演算し、その演算結果にフィルタリン
グを施して書き込みクロック選択データを出力し、その
書き込みクロック選択データに基づいて書き込みクロッ
クを発生させるので、書き込みクロックが水平同期信号
の高い周波数、即ちノイズに応答しないようになる。

また第２の構成では、演算手段により位相データとカ
ウントデータから水平同期信号のインターバル間の周期
を演算し、その演算結果にフィルタリングを施して読み
出しクロック選択データを出力し、その読み出しクロッ
ク選択データに基づいて読み出しクロックを発生させる
ので、読み出しクロックが水平同期信号の高い周波数、
即ちノイズに対する書き込みクロックの応答を補正する
ようになる。

また第３の構成では、加算手段で再生輝度信号と1H遅
延輝度信号と2H遅延輝度信号との３ラインの輝度信号を
加算することにより、水平同期信号のノイズを除去し、
その水平同期信号と基準クロックを位相比較して位相デ
ータを出力し、その位相データに基づいて書き込みクロ
ックを発生させるので、書き込みクロックが水平同期信
号のノイズに応答しないようになる。

また第４の構成では、再生輝度信号から水平同期信号
を分離する第１の水平同期信号分離手段と、読み出し手
段から得られた再生輝度信号から水平同期信号を分離す
る第２の水平同期信号分離手段とを備え、第１の水平同
期信号分離手段より得られた水平同期信号の後エッジに
同期して書き込みクロックを発生するとともに、第１の
同期信号分離手段より得られた水平同期信号と、第２の
同期信号分離手段より得られた水平同期信号と、それぞ
れの前エッジのインターバル間の周期の変化の特定周波
数成分の出力レベルを比較することにより、ノイズによ
る時間軸誤差補正の悪影響を検出することができる。

実施例以下本発明の実施例について図面を参照しながら説明
する。

（実施例１）第１図は、本発明の実施例１の時間軸誤差補正装置の
構成を表わしたブロック図である。以下、各図におい
て、第８図の装置と同一構成要素には同一番号を付与し
てある。

第１図において、信号入力端子１より入力された時間
軸変動を伴った輝度信号は、Ａ−Ｄ変換器２及び水平同
期信号分離回路７に入力される。Ａ−Ｄ変換器２では書
き込みクロック（Ｗ−CLK）のタイミングで、入力輝度
信号をディジタルデータに変換する。このディジタルデ
ータは書き込みリセットパルス（Ｗ−RST）及び書き込
みクロックのタイミングで、ディジタルメモリ３に書き
込まれる。ディジタルメモリ３からは、読み出しクロッ
ク（Ｒ−CLK）及び読み出しリセットパルス（Ｒ−RST）
のタイミングで、ディジタルデータが読み出される。そ
してＤ−Ａ変換器４にて読み出しクロックのタイミング
で時間軸変動成分の除去された輝度信号に変換された
後、同期信号すげかえ回路５にて同期信号を、同期信号
発生器８より出力された基準の同期信号とすげかえて、
信号出力端子６に出力される。

読み出しクロックは、水晶発振器９より出力された基
準クロックを用いる。また読み出しリセットパルス（Ｒ
−RST）は、水晶発振器９より出力された基準クロック
を同期信号発生器８にて分周することにより得られる基
準水平同期パルスを用いる。またすげかえ用基準同期信
号も、基準クロックを分周することにより作成されてい
る。さらに同期信号発生器８より出力される基準垂直同
期パルス（REF−Ｖ）は図示しないドラムサーボ回路に
フィードバックされ、ドラムサーボの基準信号として用
いられる。

実施例１の発明のポイントである書き込みクロックは
次のようにして発生される。水平同期信号分離回路７よ
り出力された水平同期信号は、位相比較器10及びカウン
タ回路14に入力される。カウンタ回路14では、入力され
た水平同期信号のインターバル間の基準クロックの数を
カウントし、そのカウントデータを水平同期信号毎にレ
ジスタ15に転送する。また位相比較器10では、位相遅延
器12により基準クロックの１周期を等分にｎ段に遅延さ
せることにより得られた遅延クロック群を用いて、入力
された水平同期信号の基準クロックに対する遅延位相を
検出し、その位相データを水平同期信号毎にレジスタ13
に転送する。レジスタ13及びレジスタ15より出力され
た、水平同期信号の位相データ及びカウントデータは、
ディジタル演算回路16によって演算され、書き込みクロ
ック選択データ及び書き込みリセットパルスデータが出
力される。書き込みクロックは、クロック選択回路11に
て、位相遅延器12により出力された遅延クロック群の中
から、書き込みクロック選択データに基づいて１つのク
ロックを選択することにより得られる。また書き込みリ
セットパルスは書き込みリセットパルス発生器24にて、
書き込みリセットパルスデータに基づいて遅延された水
平同期信号を書き込みクロックでラッチをかけることに
より得られる。

ディジタル演算回路16の演算アルゴリズムは例えば次
のように行なう。今、時間ｍラインの時の水平同期信号
をH_mとし、H_mの位相比較データをθ_m,H_mとH_m-1のインタ
ーバル間のカウントデータをC_mとする。また基準クロッ
クの周期をT_Rとし遅延クロック群をｎ個とすると、H_mと
H_m-1のインターバル間の周期T_mは次式で表わされる。

また時間軸変動のない真の水平同期信号の周期T_Hは、
読み出しリセットパルスである基準水平同期パルスH_Pの
周期と等しく、同期信号発生器８の分周比をｌとすると T_H＝T_R×ｌ ……（２）と表わすことができる。そして書き込みクロック選択デ
ータW_D及び書き込みリセットパルスデータW_RSTは次のよ
うに決定される。

但しK,τは一定の定数である。

（Ｋはスキュー判別時間、τは書き込みクロックが安定
に発生するまでの遅延時間である。）ｉ）の条件はスキューの発生状態を意味しており、こ
の場合は従来と同様の書き込みクロックとなる。ii）の
条件は、比較的広域のノイズ成分が少なく、真のジッタ
成分が低域に大きく存在する状態を意味しており、この
場合も従来と同様の書き込みクロックを用いる。iii）
の条件は高域のノイズ成分が比較的大きい状態であり、
この場合書き込みクロックを補正して用いる。ここでは
約5KHz以上のノイズ成分が大きい状態を検出し、その場
合に7.8KHzを中心にしたコサインフィルタ特性にてノイ
ズが減少させている。（５）式，（６）式は他のフィル
タ関数を用いてもよく、巡回型フィルタ特性を用いれ
ば、さらに大幅なノイズ低減が期待できる。一般にVTR
の臨接トラックからのクロストークによる輝度信号のビ
ートノイズは、7.8KHzを中心にしたスペクトラムを持っ
ているため、このような場合に本発明は非常に大きな効
果を有する。なお、ii）とiii）の条件を分けているの
は、iii）の条件の処理、即ち、ノイズフィルタ処理
を、ii）の条件を際に適用した場合、低域の時間軸変動
補正タイミングと、入力信号の時間軸変動との間にわず
かではあるが、位相ずれが生じ、これが残留ジッタとな
って出力信号に残存するからである。

次に本発明の重要な構成要素である、位相遅延器12に
ついてさらに詳しく説明する。位相遅延器12は基準クロ
ックの１周期を等分にｎ段に遅延させてｎ個の遅延クロ
ック群を発生させるものである。本発明に用いる位相遅
延器12は、従来例で用いていた位相遅延器と違って遅延
クロック群を１周期を等分して遅延させなければならな
い。

第２図は本発明の位相遅延器の具体的な構成の一例の
ブロック図である。第２図において、101は縦続接続さ
れたｎ個のバッファーゲート列である。バッファーゲー
トは、半導体プロセスや配線等によって決まる固有のゲ
ート遅延を持っている。このゲート遅延は、同一シリコ
ンチップ上に規則正しい配線をすれば、ほぼ同一の遅延
時間を得ることができる。またこのバッファーゲートは
電圧源102による印加電圧を変ることにより、遅延時間
を可変することが可能である。よってｎ段遅延したクロ
ックC_nと無遅延の基準クロック（入力クロック）とを位
相比較器103によって位相比較し、その位相誤差電圧で
電圧源102の印加電圧を制御する。こうすることによりC
₁〜C_nのｎ個の等遅延時間を持った遅延クロック群を発
生させることができる。このように負帰還ループによっ
て位相遅延器103を構成することにより、温度変化，半
導体プロセスのバラツキ等に影響されない安定な遅延ク
ロックを群を得ることができる。

以上説明したように、本実施例１は、ノイズを多く含
んだ信号においても確実に時間軸誤差補正ができ、その
結果ほとんどすべての映像信号において安定な画像を得
ることができる。また本実施例は比較的簡単な回路構成
にて実現できる。

（実施例２）次に本発明の実施例２の構成について第３図を基に説
明する。第３図は本発明の実施例２の時間軸誤差補正装
置の構成を示したブロック図である。第３図において、
信号入力端子１より入力された輝度信号は、A/D変換器
２を通してディジタルメモリ25に書き込まれる。そして
ディジタルメモリ25からは書き込みタイミングよりも１
水平期間（1H）以上遅れて読み出され、D/A変換器４及
び同期信号すげかえ回路５を通して、信号出力端子６に
出力される。よってディジタルメモリ25は、実施例１の
構成や、従来の構成より1H以上余分にメモリ容量を必要
とする。水平同期信号分離回路7,同期信号発生器8,水晶
発振器９は実施例１と同様である。また位相遅延器12
も、実施例１と同様に第２図のような構成のものを用い
る必要がある。書き込みクロックは、水平同期信号分離
回路７より出力された水平同期信号と、位相遅延器12よ
り出力された遅延クロック群とを、位相比較器10にて位
相比較し、得られた位相データをそのままクロック選択
回路20に入力し、遅延クロック群の中から水平同期信号
の位相に最も近いクロックを１つ選択することによって
得られる。また書き込みリセットパルスは、書き込みリ
セットパルス発生器22によって、書き込みクロックが安
定に発生するまでの時間τだけ、水平同期信号を遅延さ
せ、且つ、書き込みクロックのタイミングでラッチをか
けることにより得られる（書き込みクロック及び書き込
みリセットパルスの発生は、基本的には従来の構成と同
様である）。

実施例２の発明のポイントである読み出しクロックは
次のようにして発生させる。水平同期信号分離回路７よ
り出力された水平同期信号は、位相比較器10及びカウン
タ回路14に入力され、実施例１と同様に、位相データ及
びカウントデータをそれぞれレジスタ13及びレジスタ15
に転送する。レジスタ13及びレジスタ15より出力された
位相データ及びカウントデータは、ディジタル演算回路
19によって演算され、読み出しクロック選択データ及び
読み出しリセットパルスデータが出力される。読み出し
クロックは、クロック選択回路21にて、位相遅延器12に
より出力された遅延クロック群の中から、読み出しクロ
ック選択データに基づいて１つのクロックを選択するこ
とにより得られる。また読み出しリセットパルスは、読
み出しリセットパルス発生器23にて、読み出しリセット
パルスデータに基づいて、同期信号発生器８より得られ
る基準水平同期パルスH_Pを遅延し、さらに読み出しクロ
ックでラッチをかけることにより得られる。

ディジタル演算回路19の演算アルゴリズムは例えば次
のように行なう。各パラメータの符号は実施例１と同様
にする。今、時間ｍラインの時の水平同期信号をH_mとし
その前後の水平同期信号であるH_m-1とH_m+1の３ラインの
水平同期信号のデータを用いて、フィルタリング補正を
行うとすると、次式のごとくなる。

（７）式のように書き込みクロック及び書き込みリセ
ットパルスを補正してやればフィルタリングによるノイ
ズ除去が可能である。しかし書き込みクロックでは、T_m
のデータ補正を行うのに、T_m+1という未来の時間のデー
タを用いることはできない。そこでこの補正を読み出し
クロック側で行なう。よって読み出しクロックのデータ
に次式のごとく補正を施す。

よって読み出しクロック選択データR_D及び読み出しリ
セットパルスデータR_RSTは次のように決定される。

ｉ）|T_m-1−T_m|＞Ｋ且つ|T_m−T_m+1|＞Ｋならば R_D＝0,R_RST＝H_P＋τ 但しK,τは一定の定数である。

ｉ）の条件はスキューの発生状態であり、ii）の条件
はスキューの発生していない通常の状態すべてである。
即ち本実施例のノイズフィルタ処理は、H_mの水平同期信
号に対して1H過去と1H未来の水平同期信号であるH_m-1と
H_m+1の情報を用いてフィルタリングをするために、入力
信号とフィルタ補正された水平同期信号との間に時間ず
れが発生せず、その結果、スキュー発生以外のずべての
状態においてノイズ除去が可能である。この場合のフィ
ルタ特性は、7.8KHzを中心にしたコサインフィルタ特性
である。

次に本実施例においてベロシティエラーの補正を行う
方法について述べる。ベロシティエラーとは、時間軸変
動の周波数成分が、比較的高周波である場合に、１水平
期間内で問題となる時間軸変動のことである。本実施例
の場合、読み出しを1H遅れて行なっている上に、水平同
期信号の周期を測定し、それを演算処理する回路を具備
しているため、簡単にベロシティエラーの補正を行うこ
とができる。時間ｍラインの時の水平同期信号H_mとその
1H後の水平同期信号H_m+1との間のベロシティエラーV_mは
次式で表される。

ベロシティエラーの補正はクロック選択回路21におい
て、読み出しクロックの位相を1H内にある時間間隔ごと
に、進めたり遅らしたりすればよい。即ちディジタル演
算回路19において、読み出しクロックをN_V個ずつカウン
トするごとに、読み出しクロック選択データを１ずつ増
加もしくは減少させればよい。なおベロシティエラー補
正を行なうには、高域のノイズが少ないことが条件であ
るために次式のようになる。

但し、N_Vが正ならば読み出しクロック選択データを１
ずつ増加し、負ならば１ずつ減少させる。

以上のようにしてディジタル演算回路19の演算処理だ
けで簡単にベロシティエラーを補正することができる。

以上説明したように、本実施例２は実施例１と比較す
ると、やや回路構成は複雑となるもののノイズに対する
補正効果がより確実となり、より安定で確実な時間軸補
正ができる。またベロシティエラーも簡単に補正できる
という効果も有する。

また実施例1,実施例２ともにその回路構成のほとんど
の主要な部分はディジタル回路となっており、従って温
度特性や経時的特性に対して安定であるという特徴もも
っている。

（実施例３）次に本発明の実施例３の構成について第４図を基に説
明する。第４図は本発明の実施例３の時間軸誤差補正装
置の構成を表わしたブロック図である。第４図におい
て、信号入力端子１より入力された輝度信号は、1H遅延
線26により通される。1H遅延線26より出力された輝度信
号は、Ａ−Ｄ変換器２を通してメモリ３に書き込まれ
る。そしてメモリ３より読み出された輝度信号はＤ−Ａ
変換器４を通して、同期信号すげかえ回路５にて同期信
号をすげかえた後、信号出力端子６に出力される。

書き込みクロックは、水平同期信号分離回路７より出
力された水平同期信号と、位相遅延器12より出力された
遅延クロック群とを、位相比較器10にて位相比較し、得
られた位相データをクロック選択回路20に入力して、遅
延クロック群の中から水平同期信号の位相に最も近いク
ロックを選択することによって得られる。書き込みリセ
ットパルスは、書き込みリセットパルス発生器22によっ
て、水平同期信号分離回路７より出力された水平同期信
号を遅延させ、さらに書き込みクロックのタイミングで
ラッチをかけることにより得られる。一方読み出しクロ
ックは、水晶発振器９より出力された基準クロックをそ
のまま用いる。また読み出しリセットパルスは、水晶発
振器３より出力された基準クロックを同期信号発生器８
にて分周することにより得られる基準水平同期パルスを
用いる。同時信号分離回路７に入力される信号は、信号
入力端子１に入力された直接の輝度信号と、その輝度を
1H遅延線26に通すことにより得られる1H遅延された輝度
信号と、その輝度信号をさらに1H遅延線27により遅延さ
せることにより得られる2H遅延された輝度信号との、３
つの輝度信号をアナログ加算回路28にて加算することに
より得られる。1H遅延線26及び27は一般にCCD遅延線を
用いる。このアナログ加算回路28の具体的な一例のブロ
ック図を第５図及び第６図に示す。第５図の例において
は、直接輝度信号をアッテネータ29で1/4のレベルに減
衰させ、1H遅延された輝度信号をアッテネータ30で1/2
のレベルに減衰させ、2H遅延された輝度信号をアッテネ
ータ31で1/4のレベルに減衰させ、３つの信号を加算器3
2にて加え合わせた信号を出力する。

一方第６図の例においては、アッテネータ29,30,31に
て、それぞれの輝度信号を減衰させるのは同じである
が、それぞれのアッテネータの出力信号を減算器33に入
力し、減算器33の出力信号をリミッタ34を通した後、さ
らに減算器35にて元の1H遅延輝度信号から減算するとい
う構成である。第５図の構成は、一般的な３ラインのク
シ形フィルタ特性を持つ。これに対して第６図の構成で
は低レベルの信号のみ３ラインクシ形フィルタ特性とな
る。よって第５図の構成では、かなり大きなノイズをも
除去できる反面、水平同期信号のトランジェント時間よ
りも大きな低域のジッタやスキューが発生した場合には
誤動作を生ずる。一方第６図の構成では、低域のジッタ
やスキューに誤動作しない反面、かなり大きなノイズに
対して効果が弱くなるという特徴を有する。

以上説明したように本実施例３は、回路構成の主要部
分が、アナログ回路で構成されており、非常に簡単に実
現できる。またノイズに対する補正効果も、実施例1,実
施例２にはやや劣るものの実用上通常の再生信号では問
題ない程度の効果を有する。

（実施例４）次に本発明の実施例４の構成について第７図を用いて
説明する。第７図は本発明の実施例４の時間軸誤差補正
装置の構成を表わしたブロック図である。本実施例は、
実施例１〜３のようにノイズをフィルタリング処理等に
よって基本的に減衰させるのではなくて、ノイズによっ
て第８図における時間軸誤差補正装置が悪影響を受ける
のを検出しようというものである。よって時間軸誤差補
正に関する基本構成は従来と全く同じであり、説明を省
略する。

第７図において書き込みクロックを発生するために用
いる位相比較器10や書き込みリセットパルス発生器22に
入力される水平同期信号は、立上りパルスである後エッ
ジを用いている。これに対し、水平同期信号をインバー
タ36にて反転し、水平同期信号の立下りパルスである前
にエッジを位相比較器37及びカウンタ回路39に入力す
る。そして水平同期信号の前エッジにより位相データ及
びカウントデータを検出し、レジスタ38及びレジスタ40
に転送する。レジスタ38及びレジスタ40より出力された
位相データ及びカウントデータは、ディジタル演算回路
41に入力され、水平同期信号の前エッジのインターバル
間の周期T_mを（１）式を基にして演算される。ディジタ
ル演算回路41より出力された演算結果は、ディジタルバ
ンドパスフィルタ（BPF）42によりバンドパス特性のフ
ィルタリングを施される。一方Ｄ−Ａ変換器４より出力
された輝度信号も同様に、水平同期信号分離回路43にて
水平同期信号を分離し、インバータ44によって極性を反
転させて前エッジ情報を位相比較器46及びカウンタ回路
45に入力する。そして位相比較器46,カウンタ回路45,レ
ジスタ47,レジスタ48,ディジタル演算回路49によって水
平同期信号の前エッジのインターバル間の周期T_mを演算
し、ディジタルバンドパスフィルタ50によってフィルタ
リングを施される。そしてディジタルバンドパスフィル
タ42の出力とディジタルバンドパスフィルタ50の出力の
レベルをレベル比較器51にて検出し、その比較結果を検
出端子52に出力する。

このようにして、水平同期信号の前エッジを利用し
て、時間軸誤差補正処理を施す前の水平同期信号と、施
した後の水平同期信号のそれぞれの特定の周波数の時間
軸変動成分を抽出し、両者をレベル比較することにより
時間軸補正処理が、うまく行なわれたか否かを検出する
のである。このレベル比較する時間軸変動成分の周波
数、即ちディジタルバンドパスフィルタ42及び50のフィ
ルタ特性としては中心周波数を１〜3KHzぐらいに設定す
るのが効果的である。

このようにして検出された信号によって、時間軸補正
処理をオン／オフさせたり、又は実施例１〜３において
ノイズフィルタリング処理の強さを切換えたりすればよ
い。

以上説明したように本実施例によると、時間軸補正処
理がノイズ等により悪影響を受けているか否かを検出す
ることができ、その実用価値は大きいものである。

発明の効果以上説明したように本発明の時間軸誤差補正装置は、
ノイズを多く含んだ信号においても、確実に且つ高速に
時間軸誤差補正を実現できる。その結果、家庭用VTRの
あらゆる再生信号に対して、確実で安定な時間軸誤差補
正ができ、安定な同期，時間軸を持った映像信号を得る
ことができる。また本発明は、比較的簡単な構成で実現
できる等、その実用的価値は非常に大きい。

【図面の簡単な説明】

第１図は本発明の実施例１の時間軸誤差補正装置の構成
を表わしたブロック図、第２図は実施例1,実施例２に用
いる位相比較器の構成を詳しく示したブロック図、第３
図，第４図は本発明の実施例2,3の時間軸誤差補正装置
の構成を表わしたブロック図、第５図，第６図は実施例
３に用いるアナログ加算回路の構成を詳しく示したブロ
ック図、第７図は本発明の実施例４の時間軸誤差補正装
置の構成を表わしたブロック図、第８図は時間軸誤差補
正装置の基本構成を表わしたブロック図である。２……Ａ−Ｄ変換器、3,25……ディジタルメモリ、４…
…Ｄ−Ａ変換器、５……同期信号すげかえ回路、７……
水平同期信号分離回路、８……同期信号発生器、９……
水晶発振器、10,37,46……位相比較器、11,20,21……ク
ロック選択回路、12……位相遅延器、13,15,38,40,47,4
8……レジスタ、14,39,45……カウンタ回路、16,19,41,
49……ディジタル演算回路、22,24……書き込みリセッ
トパルス発生器、23……読み出しリセットパルス発生
器、26,27……1H遅延線、28……アナログ加算回路、36,
44……インバータ、42,50……ディジタルバンドパスフ
ィルタ、51……レベル比較器。

Claims

(57)【特許請求の範囲】

【請求項１】再生輝度信号から水平同期信号を分離する
水平同期信号分離手段と、前記水平同期信号の基準クロ
ックに対する位相を比較し、位相データを出力する位相
比較手段と、前記水平同期信号のインターバル間の基準
クロックの数をカウントし、カウントデータを出力する
カウント手段と、前記位相データと前記カウントデータ
を演算し書き込みクロック選択データを出力する演算手
段と、前記演算手段より得られる書き込みクロック選択
データに基づいて基準クロックを遅延させることにより
書き込みクロックを発生させる書き込みクロック発生手
段と、前記書き込みクロックに従って前記再生輝度信号
を書き込むと共に、前記基準クロックに従って前記再生
輝度信号を読み出すメモリ手段とを具備した時間軸誤差
補正装置。
【請求項２】演算手段が、時間ｍラインの時の水平同期
信号の位相データをθ_ｍとし、書き込みクロック選択デ
ータをW_Dとするとの演算を行うことを特徴とする請求項１記載の時間軸誤
差補正装置。
【請求項３】再生輝度信号から水平同期信号を分離する
水平同期信号分離手段と、前記水平同期信号の基準クロ
ックに対する位相を比較し、位相データを出力する位相
比較手段と、前記水平同期信号のインターバル間の基準
クロックの数をカウントし、カウントデータを出力する
カウント手段と、前記位相データに基づいて基準クロッ
クを遅延させることにより書き込みクロックを発生させ
る書き込みクロック発生手段と、前記位相データと前記
カウントデータを演算し、読み出しクロック選択データ
を出力する演算手段と、前記読み出しクロック選択デー
タに基づいて基準クロックを遅延させることにより読み
出しクロックを発生させる読み出しクロック発生手段
と、前記書き込みクロックに従って前記再生輝度信号を
書き込むと共に前記読み出しクロックに従って前記再生
輝度信号を１水平期間以上遅延させた後に読み出す手段
とを具備した時間軸誤差補正装置。
【請求項４】演算手段は、時間ｍラインの時の水平同期
信号の位相データをθ_ｍとし、読み出しクロック選択デ
ータをR_Dとするとの演算を行うことを特徴とする請求項３記載の時間軸誤
差補正装置。
【請求項５】時間ｍラインの時の水平同期信号の位相デ
ータをθ_ｍとし、同じくカウントデータをC_mとし、また
基準水平同期パルスの基準クロックに対する分周比をｌ
とし、位相比較手段の位相比較段数をｎとしたとき、前
記演算手段においてなる演算を施し、基準クロックを|N_V|ずつカウントする
ごとに読み出しクロック選択データを１ずつ増減させる
ことにより、ベロシティーエラー補正を行うことを特徴
とする請求項３記載の時間軸誤差補正装置。
【請求項６】位相比較手段は、基準クロックを遅延させ
たｎ個の遅延クロック群を発生させる位相遅延器を含
み、該遅延クロック群より水平同期信号の基準クロック
に対する位相を比較するものであり、前記位相遅延器
は、基準クロックをｎ個の縦続接続されたバッファーゲ
ートに通すことによってｎ個の遅延クロック群を発生す
る手段と、前記バッファーゲートの最終段より出力され
た遅延クロックと基準クロックとの位相を比較し位相誤
差を出力する位相比較手段と、前記位相誤差に応じてバ
ッファーゲートの印加電圧を可変させ、バッファーゲー
トの遅延時間を制御する制御手段とを具備することによ
り構成されたものであることを特徴とする請求項１又は
２記載の時間軸誤差補正装置。
【請求項７】再生輝度信号を2H遅延することにより1H遅
延輝度信号と2H遅延輝度信号とを出力する輝度信号遅延
手段と、前記再生輝度信号と前記1H遅延輝度信号と前記
2H遅延輝度信号との３ラインの輝度信号を加算し、３ラ
イン加算輝度信号を出力する加算手段と、前記３ライン
加算輝度信号から水平同期信号を分離する水平同期信号
分離手段と、前記水平同期信号の基準クロックに対する
位相を比較し、位相データを出力する位相比較手段と、
前記位相データに基づいて基準クロックを遅延させるこ
とにより書き込みクロックを発生させる書き込みクロッ
ク発生手段と、前記書き込みクロックに従って前記1H遅
延輝度信号を書き込むと共に前記基準クロックに従って
前記1H遅延輝度信号を読み出すメモリ手段とを具備した
時間軸誤差補正装置。
【請求項８】加算手段は、再生輝度信号と2H遅延輝度信
号とをそれぞれ1/4にレベル減衰させ、1/2にレベル減衰
させた1H遅延輝度信号よりそれぞれ減衰する第１の減算
手段と、第１の減算手段の出力をリミッタに通した後、
1H遅延輝度信号より減算する第２の減算手段とを具備し
て構成されることを特徴とする請求項７記載の時間軸誤
差補正装置。
【請求項９】再生輝度信号から水平同期信号を分離する
第１の水平同期信号分離手段と、前記第１の水平同期信
号分離手段より得られた水平同期信号の後エッジと基準
クロックとの位相を比較し、その位相差に基づいて基準
クロックを遅延させることにより書き込みクロックを発
生させる書き込みクロック発生手段と、前記書き込みク
ロックに従って前記再生輝度信号を書き込むと共に前記
基準クロックに従って前記再生輝度信号を読み出すメモ
リ手段と、前記メモリ手段から得られた再生輝度信号か
ら水平同期信号を分離する第２の水平同期信号分離手段
と、前記第１の水平同期信号分離手段より得られた水平
同期信号を前エッジのインターバル間の第１の周期を演
算する第１の演算手段と、前記第１の周期の変化の特定
の周波数成分を抽出する第１のフィルタ手段と、前記第
２の水平同期信号分離手段より得られた水平同期信号の
前エッジのインターバル間の第２の周期を演算する第２
の演算手段と、前記第２の周期の変化の特定の周波数成
分を抽出する第２のフィルタ手段と、前記第１のフィル
タ手段の出力と前記第２のフィルタ手段の出力とをレベ
ル比較するレベル比較手段とを具備した時間軸誤差補正
装置。