JPH02155382A - 時間軸誤差補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は家庭用のビデオテープレコーダ（ＶＴＲ）やビ
デオディスク（ＶＤ）等に接続する際に好適な時間軸誤
差補正装置に関するものである。

従来の技術 家庭用のＶＴＲは、放送用ＶＴＲに比べて隣接トラック
からのクロストークノイズが大きい、Ｓ／Ｎ・波形再現
性が悪い、ノイズキャンセラー・ノンリニアエンファシ
スの多用により再生波形のエツジ部分にノイズが多べ等
の理由から時間軸誤差の検出が難しかった。しかも色信
号を低域周波数変換して記録するため、輝度信号と色信
号の時間軸変動成分が異なり、ヘッドドラムのイナーシ
ャが小さいため時間軸変動成分が高域にまで多い、等の
理由から家庭用のＶＴＲに接続して十分な性能を得るこ
とのできる時間軸誤差補正装置は、存在しなかった。

そこで、このような点を考慮して、先に家庭用ＶＴＲに
最も好適と思われる時間軸誤差補正装置の技術がいくつ
か提案されている（例えば特願昭６２−２４５１５８号
、特願昭６３−１６９４５５号）。

第８図に上述した時間軸誤差補正装置の基本構成の主要
部分のブロック図を示す。この第８図は輝度信号の時間
軸誤差補正の部分のみを記載している。第８図において
、入力信号端子１より入力された時間軸変動を持った輝
度信号ばＡ−Ｄ変換器２及び水平同期信号分離回路７に
入力される。

Ａ−Ｄ変換器２にてディジクルデータに変換された輝度
信号は、書き込みクロック（Ｗ−ＣＬＫ）。

書き込みリセットパルス（Ｗ−Ｒ３Ｔ）に基づいてディ
ジタルメモリ３に書き込まれる。ディジタルメモリ３に
て時間軸誤差分を吸収した後、読み出しクロック（Ｒ−
ＣＬＫ）、読み出しリセットパルス（Ｒ−Ｒ８Ｔ）によ
り読み出された輝度信号は、Ｄ−Ａ変換器４によりアナ
ログ信号に変換され、同期信号すげかえ回路６により同
期信号をすげかえた後、信号出力端子６に出力される。

同期信号分離回路７は輝度信号のシンクチップレベルト
ペデスタルレベルの中間のレベルで水平同期信号を分離
し、その水平同期信号の立ち上りエツジである後エツジ
の情報を、書き込みクロック発生回路６３及び書き込み
リセットパルス発生器２２に送る。書き込みクロック発
生回路５３では、水晶発生器９より出力された基準クロ
ックから位相遅延器１２にて作成されたｎ個の遅延クロ
ック群と、水平同期信号の後エツジとを、位相比較器１
０にて位相比較し、その位相比較結果に基づいて、クロ
ック選択回路２ｏにて遅延クロック群の中から水平同期
信号の位相に最も近いクロックを１つ選択し、書き込み
クロック（Ｗ−ＣＬＫ）として出力する。また書き込み
リセットパルス発生器２２では、水平同期信号の後エツ
ジ情報を、書き込みクロックが安定して発生するまでの
時間分だけ遅延し、その後書き込みクロックにてラッチ
をかけることにより書き込みリセットパルス（Ｗ−Ｒ８
Ｔ）を出力する。

一方読み出しクロック（Ｒ−ＣＬＫ）は水晶発振器９よ
り出力された基準クロックをそのまま用いる。まだ読み
出しリセットパルス（Ｒ−Ｒ３Ｔ）は基準クロックを同
期信号発生器８にて分周して得られる基準水平同期パル
スを用いる。

以上のように構成した時間軸誤差補正装置は、波形再現
の悪い信号からも確実に時間軸誤差が・検出でき、しか
も時間軸変動に対して高い周波数成分まで、高速に且つ
位相特性がリニアに追従できるため、スキューはもとよ
り、ヘッドテープの”たたき”と呼ばれるテープの縦振
動に起因する画面の曲りや、ヘッドドラムの軸の回転共
振に起因する画面のくねり等も確実に除去できるもので
あった。

発明が解決しようとする課題 しかしながらこの時間軸誤差補正装置は、非常に高い周
波数成分まで応答するため、再生信号のエツジ部分に時
間軸変動成分よりも大きなノイズが発生していると、そ
のノイズにまで時間軸変動補正処理が応答してしまい悪
影響をおよぼす（このようなノイズは、機械的に発生し
た時間軸変動（メカジッタ）に対して電気ジッタと呼ば
れている）。特に家庭用ＶＴＲでは長時間モードのとき
には、隣接トラックからのクロストークノイズが非常に
多く発生し、このクロストークノイズは、再生信号のエ
ツジ部分に周波数７．６ＫＨｚのビートノイズを多く発
生する。そしてこのクロストークノイズによる電気ジッ
タが、本来の真のメカジッタよりも大きくなると、この
時間軸誤差補正装置は誤動作し、出力画面の縦線にギザ
ギザのノイズを発生してしまうという課題があった。

かかる点に鑑み、本発明はこのような電気ジッタに対し
ても悪影響を及ぼすことなく、高速に且つ安定にメカジ
ッタのみに追従することができる、家庭用ＶＴＲに好適
な時間軸誤差補正装置を提供することを目的とする。

課題を解決するだめの手段 本発明の第１の構成は、水平同期信号の基準クロックに
対する位相を比較し、位相データを出力する位相比較手
段と、水平同期信号のインターバル間の基準クロック数
をカウントし、カウントデータを出力するカウント手段
と、位相データとカウントデータを演算し書き込みクロ
ック選択データを出力する演算手段と、書き込みクロッ
ク選択データに基づいて基準クロックを遅延させること
により書き込みクロックを発生させる書き込みクロック
発生手段とを備えた構成となっている。

本発明の第２の構成は、水平同期信号の基準クロックに
対する位相を比較し、位相データを出ツ７する位相比較
手段と、水平同期信号のインターバル間の基準クロック
の数をカウントし、カウントデータを出力するカウント
手段と、位相データに基づいて基準クロックを遅延させ
ることにより書き込みクロックを発生させる書き込みク
ロック発生手段と、位相データとカウントデータを演算
し、読み出しクロック選択データを出力する演算手段と
、読み出しクロック選択データに基づいて基準クロック
を遅延させることにより読み出しクロックを発生させる
読み出しクロック発生手段とを備えだ構成となっている
。

本発明の第３の構成は、再生輝度信号を２Ｈ遅延するこ
とにより１Ｈ遅延輝度信号と２Ｈ遅延輝度信号とを出力
する輝度信号遅延手段と、再生輝度信号と１Ｈ遅延輝度
信号と２Ｈ遅延輝度信号との３ラインの輝度信号を加算
し、３ライン加算輝度信号を出力する加算手段と、３ラ
イン加算輝度信号から水平同期信号を分離する水平同期
信号分離手段と、水平同期信号の基準クロックに対する
位相を比較し、位相データを出力する位相比較手段と、
位相データに基づいて基準クロックを遅延させることに
より書き込みクロックを発生させる書き込みクロック発
生手段と、書き込みクロックに従って１Ｈ遅延輝度信号
を書き込むと共に、基準クロックに従って１Ｈ遅延輝度
信号を読み出すメモリ手段とを備えた構成となっている
。

本発明の第４の構成は、再生輝度信号から水平同期信号
を分離する第１の水平同期信号分離手段と、第１の水平
同期信号分離手段より得られた水平同期信号の後エツジ
と基準クロックとの位相を比較し、その位相差に基づい
て基準クロックを遅延させることにより書き込みクロッ
クを発生させる書き込みクロック発生手段と、水平同期
信号の前エツジのインターバル間の第１の周期を演算す
る第１の演算手段と、第１の周期の変化の特定の周波数
成分を抽出する第１のフィルタ手段と、読み出し手段か
ら得られた再生輝度信号から水平同期信号を分離する第
２の水平同期信号分離手段と、第２の水平同期信号分離
手段より得られた水平同期信号の前エツジのインターバ
ル間の第２の周期を演算する第２の演算手段と、第２の
周期の変化の特定の周波数成分を抽出する第２のフィル
タ手段と、第１のフィルタ手段の出力と第２のフィルタ
手段の出力とをレベル比較するレベル比較手段とを備え
たものである。

作　　用 本発明は前記した第１の構成により、演算手段により位
相データとカウントデータから水平同期信号のインター
バル間の周期を演算し、その演算結果にフィルタリング
を施して書き込みクロック選択データを出力し、その書
き込みクロック選択データに基づいて書き込みクロック
を発生させるので、書き込みクロックが水平同期信号の
高い周波数、即ちノイズに応答しないようになる。

また第２の構成では、演算手段により位相データとカウ
ントデータから水平同期信号のインターバル間の周期を
演算し、その演算結果にフィルタリングを施して読み出
しクロック選択データを出力し、その読み出しクロック
選択データに基づいて読み出しクロックを発生させるの
で、読み出しクロックが水平同期信号の高い周波数、即
ちノイズに対する書き込みクロックの応答を補正するよ
うになる。

また第３の構成では、加算手段で再生輝度信号と１Ｈ遅
延輝度信号と２Ｈ遅延輝度信号との３ラインの輝度信号
を加算することにより、水平同期信号のノイズを除去し
、その水平同期信号と基準クロックを位相比較して位相
データを出力し、その位相データに基づいて書き込みク
ロックを発生させるので、書き込みクロックが水平同期
信号のノイズに応答しないようになる。

また第４の構成では、再生輝度信号から水平同期信号を
分離する第１の水平同期信号分離手段と、読み出し手段
から得られた再生輝度信号から水平同期信号を分離する
第２の水平同期信号分離手段とを備え、第１の水平同期
信号分離手段より得られた水平同期信号の後エツジに同
期して書き込みクロックを発生するとともに、第１の同
期信号分離手段より得られた水平同期信号と、第２の同
期信号分離手段より得られた水平同期信号の、それぞれ
の前エツジのインターバル間の周期の変化の特定周波数
成分の出力レベルを比較することにより、ノイズによる
時間軸誤差補正の悪影響を検出することができる。

実施例 以下本発明の実施例について図面を参照しながら説明す
る。

（実施例１） 第１図は、本発明の実施例１の時間軸誤差補正装置の構
成を表わしたブロック図である。以下、各図において、
第８図の装置と同一構成要素には同一番号を付与しであ
る。

第１図において、信号入力端子１より入力された時間軸
変動を伴った輝度信号は、Ａ−Ｄ変換器２及び水平同期
信号分離回路７に入力される。Ａ−Ｄ変換器２では書き
込みクロック（Ｗ−ＣＬＫ）のタイミングで、入力輝度
信号をディジタルデータに変換する。このディジタルデ
ータは書き込みリセットパルス（Ｗ−Ｒ９Ｔ）及び書き
込みクロックのタイミングで、ディジタルメモリ３に書
き込まれる。ディジタルメモリ３からは、読み出しクロ
ック（Ｒ−ＣＬＫ）及び読み出しリセットパルス（Ｒ−
Ｒ３Ｔ）のタイミングで、ディジタルデータが読み出さ
れる。そしてＤ−Ａ変換器４にて読み出しクロックのタ
イミングで時間軸変動成分の除去された輝度信号に変換
された後、同期信号すげかえ回路６にて同期信号を、同
期信号発生器８より出力された基準の同期信号とすげか
えて、信号出力端子ｅに出力される。

読み出しクロックは、水晶発振器９より出力された基準
クロックを用いる。また読み出しリセットパルス（Ｒ−
Ｒ８Ｔ）は、水晶発振器９より出力された基準クロック
を同期信号発生器８にて分周することにより得られる基
準水平同期パルスを用いる。またすげかえ用基準同期信
号も、基準クロックを分周することにより作成されてい
る。さらに同期信号発生器８より出力される基準垂直同
期パルス（ＲＥＦ−Ｖ）は図示しないドラムサーボ回路
にフィードバックされ、ドラムサーボの基準信号として
用いられる。

実施例１の発明のポイントである書き込みクロックは次
のようにして発生される。水平同期信号分離回路７より
出力された水平同期信号は、位相比較器１ｏ及びカウン
タ回路１４に入力される。

カウンタ回路１４では、入力された水平同期信号のイン
ターバル間の基準クロックの数をカウントし、そのカウ
ントデータを水平同期信号毎にレジスタ１６に転送する
。また位相比較器１０では、位相遅延器１２により基準
クロックの１周期を等分にｎ段に遅延させることにより
得られた遅延クロック群を用いて、入力された水平同期
信号の基準クロックに対する遅延位相を検出し、その位
相データを水平同期信号毎にレジスタ１３に転送する。

レジスタ１３及びレジスタ１６より出力された、水平同
期信号の位相データ及びカウントデータは、ディジタル
演算回路１６によって演算され、書き込みクロック選択
データ及び書き込みリセットパルスデータが出力される
。書き込みクロックは、クロック選択回路１１にて、位
相遅延器１２により出力された遅延クロック群の中から
、書き込みクロック選択データに基づいて１つのクロッ
クを選択することにより得られる。また書き込みリセッ
トパルスは書き込みリセットパルス発生器２４にて、書
き込みリセットパルスデータに基づいて遅延された水平
同期信号を書き込みクロックでラッチをかけることによ
り得られる。

ディジタル演算回路１６の演算アルゴリズムは例えば次
のように行なう。今、時間ｍラインの時の水平同期信号
をＨｒｎとし、Ｈｒｎの位相比較デーとし遅延クロック
群をｎ個とすると、ＨｍとＨｍ−１のインターバル間の
周期−は次式で表わされる。

Ｒ Ｔ　ｍ　＝　Ｔ　ＲＸ　Ｃ−＋］「（θニーθｍ＝、）
＝ＴＲ（Ｃｍ＋　、（１９ｍ−θｍ−１））−・・・・
・・−（１）また時間軸変動のない真の水平同期信号の
周期ＴＨは、読み出しリセットパルスである基準水平同
期パルスＨＰの周期と等しく、同期信号発生器８の分周
比をｌとすると ＴＨ＝ＴＲｘ　ｌ　　　　　　　　・・・・・・・・・
・・・・・・（２）と表わすことができる。そして書き
込みクロック選択データＷＤ及び書き込みリセットパル
スデータＷＲ３Ｔは次のように決定される。

）　　ＩＴｒＱ−、−Ｔｆｎｌ＞ＫならばＷＤ＝−２Ｗ
Ｒ８Ｔ＝Ｈｍ＋τ・・・・・・・・・（３）ｉｔ）　　
ＩＴ−−、−Ｔｔｎｌ≦に且つｌＴｍ−２−”ｍ−１’
≦に且つＴｍ−２≧”ｍ−１≧ＴｍもしくはＴｍ−２≦
Ｔｍ−１≦Ｔ−ならば　　Ｗ　Ｄ＝θｍ、ＷＲＳＴ＝Ｈ
ｍ＋τ・・・・・・・・・・・・・・・（４）ｉｉｉ）
　　ｉ）　ｉｉ）の条件以外ならば次式のフィルタリン
グ補正を施す。

・・・・・・・・・・・−（５） よって　ＷＤ＝ｙ（θｍ−１−θｍ　＞　＋ＷＲＳ　Ｔ
　＝％”　２　（’Ｊ　−Ｃｍ　）・ＴＲ＋τ・・・・
・・・・・・・・（６） 但しに、τは一定の定数である。

（Ｋはスキュー判別時間、τは書き込みクロックが安定
に発生するまでの遅延時間である。））の条件はスキュ
ーの発生状態を意味しており、この場合は従来と同様の
書き込みクロックとなる。

１１）の条件は、比較的高域のノイズ成分が少なく、真
のジッタ成分が低域に大きく存在する状態を意味してお
り、この場合も従来と同様の書き込みクロックを用いる
。１１１）の条件は高域のノイズ成分が比較的大きい状
態であり、この場合書き込みクロックを補正して用いる
。ここでは約５ＫＨｚ以上のノイズ成分が大きい状態を
検出し、その場合に７．８ＫＨｚを中心にしたコサイン
フィルタ特性にてノイズを減少させている。（６）式、
（６）式は他のフィルタ関数を用いてもよく、巡回型フ
ィルタ特性を用いれば、さらに大幅なノイズ低減が期待
できる。一般にＶＴＲの臨接トラックからのクロストク
による輝度信号のビートノイズは、７．８ＫＨｚを中心
にしたスペクトラムを持っているため、このような場合
に本発明は非常に大きな効果を有する。なお、１１）と
１１１）の条件を分けているのは、１１１）の条件の処
理、即ち、ノイズフィルタ処理を、１１）の条件の際に
適用した場合、低域の時間軸変動補正タイミングと、入
力信号の時間軸変動との間にわずかではあるが、位相ず
れが生じ、これが残留ジッタとなって出力信号に残存す
るからである。

次に本発明の重要な構成要素である、位相遅延器１２に
ついてさらに詳しく説明する。位相遅延器１２は基準ク
ロックの１周期を等分にｎ段に遅延させてｎ個の遅延ク
ロック群を発生させるものである。本発明に用いる位相
遅延器１２は、従来例で用いていた位相遅延器と違って
遅延クロック群を１周期を等分して遅延させなければな
らない。

第２図は本発明の位相遅延器の具体的な構成の−例のブ
ロック図である。第２図において、１０１は縦続接続さ
れたｎ個のパンファーゲート列である。バッファーゲー
トは、半導体プロセスや配線等によって決まる固有のゲ
ート遅延を持っている。

このゲート遅延は、同一シリコンチップ上に規則正しい
配線をすれば、はぼ同一の遅延時間を得ることができる
。またこのバッファーゲートは電圧源１０２による印加
電圧を変ることにより１．遅延時間を可変することが可
能である。よってｎ段遅延したクロックＣｎと無遅延の
基準クロック（入力クロック）とを位相比較器１ｏ３に
よって位相比較し、その位相誤差電圧で電圧源１０２の
印加電圧を制御する。こうすることによりＣ１〜Ｃｎの
ｎ個の等遅延時間を持った遅延クロック群を発生させる
ことができる。このように負帰還ループによって位相遅
延器１０３を構成することにより、温度変化、半導体プ
ロセスのバラツキ等に影響されない安定な遅延クロック
群を得ることができる。

以上説明したように、本実施例１は、ノイズを多く含ん
だ信号においても確実な時間軸誤差補正ができ、その結
果はとんどすべての映像信号において安定な画像を得る
ことができる。また本実施例は比較的簡単な回路構成に
て実現できる。

（実施例２） 次に本発明の実施例２の構成について第３図を基に説明
する。第３図は本発明の実施例２の時間軸誤差補正装置
の構成を示したブロック図である。

第３図において、信号入力端子１より入力された輝度信
号は、Ａ／Ｄ変換器２を通してディジタルメモリ２６に
書き込まれる。そしてディジタルメモリ２５からは書き
込みタイミングよりも１水平期間（１Ｈ）以上遅れて読
み出され、Ｄ／Ａ変換器４及び同期信号すげかえ回路５
を通して、信号出力端子６に出力される。よってディジ
タルメモリ２５は、実施例１の構成や、従来の構成より
１Ｈ以上余分にメモリ容量を必要とする。水平同期信号
分離回路７．同期信号発生器８．水晶発振器９は実施例
１と同様である。また位相遅延器１２も、実施例１と同
様に第２図のような構成のものを用いる必要がある。書
き込みクロックは、水平同期信号分離回路７より出力さ
れた水平同期信号と、位相遅延器１２より出力された遅
延クロック群とを、位相比較器１０にて位相比較し、得
られた位相データをそのままクロック選択回路２ｏに入
力し、遅延クロック群の中から水平同期信号の位相に最
も近いクロックを１つ選択することによって得られる。

また書き込みリセットパルスは、書き込みリセットパル
ス発生器２２によって、書き込みクロックが安定に発生
するまでの期間τだけ、水平同期信号を遅延させ、且つ
、書き込みクロックのタイミングでラッチをかけること
により得られる（書き込みクロック及び書き込みリセッ
トパルスの発生は、基本的には従来の構成と同様である
）。

実施例２の発明のポイントである読み出しクロックは次
のようにして発生させる。水平同期信号分離回路７より
出力された水平同期信号は、位相比較器１０及びカウン
タ回路１４に入力され、実施例１と同様に、位相データ
及びカウントデータをそれぞれレジスタ１３及びレジス
タ１５に転送する。レジスタ１３及びレジスタ１６より
出力された位相データ及びカウントデータば、ディジタ
ル演算回路１９によって演算され、読み出しクロック選
択データ及び読み出しリセットパルスデータが出力され
る。読み出しクロックは、クロック選択回路２１にて、
位相遅延器１２により出力された遅延クロック群の中か
ら、読み出しクロック選択データに基づいて１つのクロ
ックを選択することにより得られる。また読み出しリセ
ットパルスは、読み出しリセットパルス発生器２３にて
、読み出しリセットパルスデータに基づいて、同期信号
発生器８より得られる基準水平同期パルスＨＰを遅延し
、さらに読み出しクロックでラッチをかけることにより
得られる。

ディジタル演算回路１９の演算アルゴリズムは例えば次
のように行なう。各パラメータの符号は実施例１と同様
とする。今、時間ｍラインの時の水平同期信号をＨｌと
じその前後の水平同期信号であるＨｒｎ−１とＨ！Ｉｎ
＋１の３ラインの水平同期信号のデータを用いて、フィ
ルタリング補正を行うとすると、次式のごとくなる。

＋ｔ）　　ＩＴ、１−Ｔｒｎｌ≦に且つｌ　Ｔｍ−Ｔｍ
＋１１≦にならば・・・・・・・・・・・・（′７） ケ）式のように書き込みクロック及び書き込みリセッ）
　７０Ｖスを補正してやればフィルタリングによるノイ
ズ除去が可能である。しかし書き込みクロックでは、Ｔ
工のデータ補正を行うのに、Ｔｍ＋１という未来の時間
のデータを用いることはできない。そこでこの補正を読
み出しクロック側で行なう。よって読み出しクロックの
データに次式のごとく補正を施す。

・・・・・・・・・・・・停） よって読み出しクロック選択データＲＤ及び読み出しリ
セットパルスデータＲＲ８Ｔは次のように決定される。

＋）　　ＩＴ　　　−Ｔ　　Ｉ＞Ｋ且つｌ　”ｍ−”ｍ
＋１１　”Ｋならば−１ｍ ＲＤ　＝　Ｏ、ＲＲＢ　７−　Ｈｐ　＋　ｒＲＤ””　
４　（２’ｍ−’ｍ−１−’ｍ＋１　’ＲＲ８ＴｍＨｐ
　＋、（Ｃ！ｎ−Ｃｍ＋１）　°ＴＨ＋ｒ・・・・・・
・・・（９） 但しに、τは一定の定数である。

１）の条件はスキューの発生状態であシ、１１）の条件
はスキューの発生していない通常の状態すべてである。

即ち本実施例のノイズフィルタ処理は、Ｈｍの水平同期
信号に対して１Ｈ過去と１Ｈ未来の水平同期信号である
Ｈｍ−１とＨｍ＋１の情報を用いてフィルタリングをす
るために、入力信号とフィルタ補正された水平同期信号
との間に時間ずれが発生せず、その結果、ヌキュー発生
以外のすべての状態においてノイズ除去が可能である。

この場合のフィルタ特性は、７．８ＫＨｚを中心にした
コサインフィルタ特性である。

次に本実施例においてベロシティエラーの補正を行う方
法について述べる。ベロシティエラーとは、時間軸変動
の周波数成分が、比較的高周波である場合に、１水平期
間内で問題となる時間軸変動のことである。本実施例の
場合、読み出しを１Ｈ遅れて行なっている上に、水平同
期信号の周期を測定し、それを演算処理する回路を具備
しているため、簡単にベロシティエラーの補正を行うこ
とができる。時間ｍラインの時の水平同期信号Ｈｍとそ
の１Ｈ後の水平同期信号Ｈｍ＋１との間のベロシティエ
ラーｖｍは次式で表される。

・・・・・・・・・・・・（１０ ベロシティエラーの補正はクロック選択回路２１におい
て、読み出しクロックの位相を１Ｈ内のある時間間隔ご
とに、進めたり遅らした。すすればよい。即ちディジタ
ル演算回路１９において、読み出しクロックをＮ７個ず
つカウントするごとに、読み出しクロック選択データを
１ずつ増加もしくは減少させればよい。なおベロシティ
エラー補正を行なうには、高域のノイズが少ないことが
条件であるために次式のようになる。

Ｔｍ−１〉”ｍ＞　Ｔｍ＋１もしくはＴｍ−１くＴｍく
Ｔｍ＋１なｍ但し、Ｎｖが正ならば読み出しクロック選
択データを１ずつ増加し、負ならば１ずつ減少させる。

以上のようにしてディジタル演算回路１９の演算処理だ
けで簡単にベロシティエラーを補正することができる。

以上説明したように、本実施例２は実施例１と比較する
と、やや回路構成は複雑となるもののノイズに対する補
正効果がより確実となり、より安定で確実な時間軸補正
ができる。またベロシティエラーも簡単に補正できると
いう効果も有する。

また実施例１．実施例２ともにその回路構成のほとんど
の主要な部分はディジタル回路となっており、従って温
度特性や経時的特性に対して安定であるという特徴もも
っている。

（実施例３） 次に本発明の実施例３の構成について第４図を基に説明
する。第４図は本発明の実施例３の時間軸誤差補正装置
の構成を表わしだブロック図である。第４図において、
信号入力端子１より入力された輝度信号は、１Ｈ遅延線
２６に通される。１Ｈ遅延線２６より出力された輝度信
号は、Ａ−Ｄ変換器２を通してメモリ３に書き込まれる
。そしてメモリ３より読み出された輝度信号はＤ−Ａ変
換器４を通して、同期信号すげかえ回路５にて同期信号
をすげかえた後、信号出力端子ｅに出力される。

書き込みクロックは、水平同期信号分離回路７より出力
された水平同期信号と、位相遅延器１２より出力された
遅延クロック群とを、位相比較器１０にて位相比較し、
得られた位相データをクロック選択回路２０に入力して
、遅延クロック群の中から水平同期信号の位相に最も近
いクロックを選択することによって得られる。書き込み
リセットパルスは、書き込みリセットパルス発生器２２
によって、水平同期信号分離回路７より出力された水平
同期信号を遅延させ、さらに書き込みクロックのタイミ
ングでラッチをかけることによシ得られる。一方読み出
しクロックは、水晶発振器９より出力された基準クロッ
クをそのまま用いる。

また読み出しリセットパルスは、水晶発振器３よυ出力
された基準タロツクを同期信号発生器８にて分周するこ
とにより得られる基準水平同期パｐヌを用いる。同期信
号分離回路７に入力される信号は、信号入力端子１に入
力された直接の輝度信号と、その輝度を１Ｈ遅延線２６
に通すことにより得られる１Ｈ遅延された輝度信号と、
その輝度信号をさらに１Ｈ遅延線２７により遅延させる
ことによシ得られる２Ｈ遅延された輝度信号との、３つ
の輝度信号をアナログ加算回路２８にて加算することに
より得られる。１Ｈ遅延線２８及び２７は一般にＣＯＤ
遅延線を用いる。このアナログ加算回路２８の具体的な
一例のブロック図を第５図及び第８図に示す。第６図の
例においては、直接の輝度信号を１ツテネータ２９で号
のレベルに減衰させ、１Ｈ遅延された輝度信号をアッテ
ネータ３０で％のレベルに減衰させ、２Ｈ遅延された輝
度信号をアッテネータ３１で％のレベルに減衰させ、こ
の３つの信号を加算器３２にて加え合わせた信号を出力
する。

一方第θ図の例においては、アッテネータ２９゜３０．
３１にて、それぞれの輝度信号を減衰させるのは同じで
あるが、それぞれのアッテネータの出力信号を減算器３
３に入力し、減算器３３の出力信号をリミッタ３４を通
した後、さらに減算器３６にて元の１Ｈ遅延輝度信号か
ら減算するという構成である。第６図の構成は、一般的
な３ラインのクシ形フィルタ特性を持つ。これに対して
第６図の構成では低レベルの信号のみ３ラインクシ形フ
イμり特性となる。よって第５図の構成では、かなり大
きなノイズをも除去できる反面、水平同期信号のトラン
ジェント時間よシも大きな低域のジッタやスキューが発
生した場合には誤動作を生ずる。一方第６図の構成では
、低域のジッタやスキューに誤動作しない反面、かなシ
大きなノイズに対して効果が弱くなるという特徴を有す
る。

以上説明したように本実施例３は、回路構成の主要部分
が、アナログ回路で構成されており、非常に簡単に実現
できる。またノイズに対する補正効果も、実施例１．実
施例２にはやや劣るものの実用上通常の再生信号では問
題ない程度の効果を有する。

（実施例４） 次に本発明の実施例４の構成について第７図を用いて説
明する。第７図は本発明の実施例４の時間軸誤差補正装
置の構成を表わしたブロック図である。本実施例は、実
施例１〜３のようにノイズをフィルタリング処理等によ
って基本的に減衰させるのではなくて、ノイズによって
第８図における時間軸誤差補正装置が悪影響を受けるの
を検出しようというものである。よって時間軸誤差補正
に関する基本構成は従来と全く同じであり、説明を省略
する。

第７図において書き込みクロックを発生するために用い
る位相比較器１ｏや書き込みリセットパルス発生器２２
に入力される水平同期信号は、立上リパルヌである後エ
ツジを用いている。これに対し、水平同期信号をインバ
ータ３６にて反転し、水平同期信号の立下りパルスであ
る前エツジを位相比較器３７及びカウンタ回路３９に入
力する。

そして水平同期信号の前エツジによる位相データ及びカ
ウントデータを検出し、レジスタ３８及びレジスタ４０
に転送する。レジスタ３８及びレジスタ４０より出力さ
れた位相データ及びカウントデータは、ディジタル演算
回路４１に入力され、水平同期信号の前エツジのインタ
ーバル間の周期Ｔｍを（１）式を基にして演算される。

ディジタル演算回路４１より出力された演算結果は、デ
ィジタルバンドパスフィルタ（ＢＰＦ）４２によりバン
ドパス特性のフィルタリングを施される。一方り−Ａ変
換器４より出力された輝度信号も同様に、水平同期信号
分離回路４３にて水平同期信号を分離し、インバータ４
４によって極性を反転させて前エツジ情報を位相比較器
４６及びカウンタ回路４５に入力する。そして位相比較
器４６．カウンタ回路４６．レジスタ４フ、レジスタ４
８．デイジタル演算回路４９によって水平同期信号の前
エツジのインつてパル間の周期Ｔｍ　を演算し、ディジ
タルバンドパスフィルタ５Ｑによってフィルタリングを
施される。そしてディジタルバンドパスフィルタ４２の
出力とディジタルバンドパスフィルタ６０の出力のレベ
ルをレベル比較器６１にて検出し、その比較結果を検出
端子５２に出力する。

このようにして、水平同期信号の前エツジを利用して、
時間軸誤差補正処理を施す前の水平同期信号と、施した
後の水平同期信号のそれぞれの特定の周波数の時間軸変
動成分を抽出し、両者をレベル比較することにより時間
軸補正処理が、うまく行なわれたか否かを検出するので
ある。このレベル比較する時間軸変動成分の周波数、即
ちディジタルバンドパスフィルタ４２及び６０のフィル
タ特性としては中心周波数を１〜３ＫＨｚ　　ぐらいに
設定するのが効果的である。

このようにして検出された信号によって、時間軸補正処
理をオン／オフさせたり、又は実施例１〜３においてノ
イズフィルタリンク処理の強さを切換えたりすればよい
。

以上説明したように本実施例によると、時間軸補正処理
がノイズ等によシ悪影響を受けているか否かを検出する
ことができ、その実用価値は大きいものである。

発明の詳細 な説明したように本発明の時間軸誤差補正装置は、ノイ
ズを多く含んだ信号においても、確実に且つ高速に時間
軸誤差補正を実現できる。その結果、家庭用ＶＴＲのあ
らゆる再生信号に対して、確実で安定な時間軸誤差補正
ができ、安定な同期。

時間軸を持った映像信号を得ることができる。また本発
明は、比較的簡単な構成で実現できる等、その実用的価
値は非常に大きい。

【図面の簡単な説明】

第１図は本発明の実施例１の時間軸誤差補正装置の構成
を表わしたブロック図、第２図は実施例１、実施例２に
用いる位相比較器の構成を詳しく示したブロック図、第
３図、第４図は本発明の実施例２，３の時間軸誤差補正
装置の構成を表わしたブロック図、第５図、第６図は実
施例３に用いるアナログ加算回路の構成を詳しく示した
ブロック図、第７図は本発明の実施例４の時間軸誤差補
正装置の構成を表わしたブロック図、第８図は時間軸誤
差補正装置の基本構成を表わしたブロック図である。 ２・・・・・・Ａ−Ｄ変換器、３，２６・・・・・・デ
ィジタルメモリ、４・・・・・・Ｄ−Ａ変換器、５・・
・・・・同期信号すげかえ回路、７・・・・・・水平同
期信号は離回路、８・・・・・・同期信号発生器、９・
・・・・・水晶発振器、１０゜３７．４６・・・・・・
位相比較器、１１，２０．２１・・・・・・クロック選
択回路、１２・・・・・・位相遅延器、１３゜１５　、
３Ｂ　、　４０　、４７　、４８・・・・・・レジスタ
、１４　、３９　、４５・・・・・・カウンタ回路、１
６，１９゜４１．４９・・・・・・ディジタル演算回路
、２２　、２４・・・・・・書き込みリセットパルス発
生器、２３・・・・・・読み出しリセットパルス発生器
、２６．２７・・・・・・１Ｈ遅延線、２８・・・・・
・アナログ加算回路、３６゜４４・・・・・・インバー
タ、４２．５０・・・・・・ディジタルバンドパスフィ
ルタ、６１・・・・・・レヘ／Ｖ　比較器。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 図

Claims (9)

【特許請求の範囲】
1. （１）再生輝度信号から水平同期信号を分離する水平同
   期信号分離手段と、前記水平同期信号の基準クロックに
   対する位相を比較し、位相データを出力する位相比較手
   段と、前記水平同期信号のインターバル間の基準クロッ
   クの数をカウントし、カウントデータを出力するカウン
   ト手段と、前記位相データと前記カウントデータを演算
   し書き込みクロック選択データを出力する演算手段と、
   前記演算手段より得られる書き込みクロック選択データ
   に基づいて基準クロックを遅延させることにより書き込
   みクロックを発生させる書き込みクロック発生手段と、
   前記書き込みクロックに従って前記再生輝度信号を書き
   込むと共に、前記基準クロックに従って前記再生輝度信
   号を読み出すメモリ手段とを具備した時間軸誤差補正装
   置。
2. （２）演算手段が、時間ｍラインの時の水平同期信号の
   位相データをθ＿ｍとし、書き込みクロック選択データ
   をＷ＿Ｄとすると Ｗ＿Ｄ＝１／２（θ＿ｍ＿−＿１−θ＿ｍ）の演算を行
   うことを特徴とする請求項１記載の時間軸誤差補正装置
   。
3. （３）再生輝度信号から水平同期信号を分離する水平同
   期信号分離手段と、前記水平同期信号の基準クロックに
   対する位相を比較し、位相データを出力する位相比較手
   段と、前記水平同期信号のインターバル間の基準クロッ
   クの数をカウントし、カウントデータを出力するカウン
   ト手段と、前記位相データに基づいて基準クロックを遅
   延させることによシ書き込みクロックを発生させる書き
   込みクロック発生手段と、前記位相データと前記カウン
   トデータを演算し、読み出しクロック選択データを出力
   する演算手段と、前記読み出しクロック選択データに基
   づいて基準クロックを遅延させることにより読み出しク
   ロックを発生させる読み出しクロック発生手段と、前記
   書き込みクロックに従って前記再生輝度信号を書き込む
   と共に前記読み出しクロックに従って前記再生輝度信号
   を１水平期間以上遅延させた後に読み出す手段とを具備
   した時間軸誤差補正装置。
4. （４）演算手段は、時間ｍラインの時の水平同期信号の
   位相データをθ＿ｍとし、読み出しクロック選択データ
   をＲ＿Ｄとすると Ｒ＿Ｄ＝１／４（２θ＿ｍ−θ＿ｍ＿−＿１−θ＿ｍ＿
   ＋＿１）の演算を行うことを特徴とする請求項３記載の
   時間軸誤差補正装置。
5. （５）時間ｍラインの時の水平同期信号の位相データを
   θ＿ｍとし、同じくカウントデータをＣ＿ｍとし、また
   基準水平同期パルスの基準クロックに対する分周比をｌ
   とし、位相比較手段の位相比較段数をｎとしたとき、前
   記演算手段において Ｎ＿Ｖ＝ｌ／｛（ｌ−Ｃ＿ｍ）・ｎ＋（θ＿ｍ−θ＿ｍ
   ＿＋＿１）｝なる演算を施し、基準クロックを｜Ｎ＿Ｖ
   ｜ずつカウントするごとに読み出しクロック選択データ
   を１ずつ増減させることにより、ベロシティーエラー補
   正を行うことを特徴とする請求項３記載の時間軸誤差補
   正装置。
6. （６）位相比較手段は、基準クロックを遅延させたｎ個
   の遅延クロック群を発生させる位相遅延器を含み、該遅
   延クロック群より水平同期信号の基準クロックに対する
   位相を比較するものであり、前記位相遅延器は、基準ク
   ロックをｎ個の縦続接続されたバッファーゲートに通す
   ことによってｎ個の遅延クロック群を発生する手段と、
   前記バッファーゲートの最終段より出力された遅延クロ
   ックと基準クロックとの位相を比較し位相誤差を出力す
   る位相比較手段と、前記位相誤差に応じてバッファーゲ
   ートの印加電圧を可変させ、バッファーゲートの遅延時
   間を制御する制御手段とを具備することにより構成され
   たものであることを特徴とする請求項１又は２記載の時
   間軸誤差補正装置。
7. （７）再生輝度信号を２Ｈ遅延することにより１Ｈ遅延
   輝度信号と２Ｈ遅延輝度信号とを出力する輝度信号遅延
   手段と、前記再生輝度信号と前記１Ｈ遅延輝度信号と前
   記２Ｈ遅延輝度信号との３ラインの輝度信号を加算し、
   ３ライン加算輝度信号を出力する加算手段と、前記３ラ
   イン加算輝度信号から水平同期信号を分離する水平同期
   信号分離手段と、前記水平同期信号の基準クロックに対
   する位相を比較し、位相データを出力する位相比較手段
   と、前記位相データに基づいて基準クロックを遅延させ
   ることにより書き込みクロックを発生させる書き込みク
   ロック発生手段と、前記書き込みクロックに従って前記
   １Ｈ遅延輝度信号を書き込むと共に前記基準クロックに
   従って前記１Ｈ遅延輝度信号を読み出すメモリ手段とを
   具備した時間軸誤差補正装置。
8. （８）加算手段は、再生輝度信号と２Ｈ遅延輝度信号と
   をそれぞれ１／４にレベル減衰させ、１／２にレベル減
   衰させた１Ｈ遅延輝度信号よりそれぞれ減算する第１の
   減算手段と、第１の減算手段の出力をリミッタに通した
   後、１Ｈ遅延輝度信号より減算する第２の減算手段とを
   具備して構成されることを特徴とする請求項７記載の時
   間軸誤差補正装置。
9. （９）再生輝度信号から水平同期信号を分離する第１の
   水平同期信号分離手段と、前記第１の水平同期信号分離
   手段より得られた水平同期信号の後エッジと基準クロッ
   クとの位相を比較し、その位相差に基づいて基準クロッ
   クを遅延させることにより書き込みクロックを発生させ
   る書き込みクロック発生手段と、前記書き込みクロック
   に従って前記再生輝度信号を書き込むと共に前記基準ク
   ロックに従って前記再生輝度信号を読み出すメモリ手段
   と、前記メモリ手段から得られた再生輝度信号から水平
   同期信号を分離する第２の水平同期信号分離手段と、前
   記第１の水平同期信号分離手段より得られた水平同期信
   号の前エッジのインターバル間の第１の周期を演算する
   第１の演算手段と、前記第１の周期の変化の特定の周波
   数成分を抽出する第１のフィルタ手段と、前記第２の水
   平同期信号分離手段より得られた水平同期信号の前エッ
   ジのインターバル間の第２の周期を演算する第２の演算
   手段と、前記第２の周期の変化の特定の周波数成分を抽
   出する第２のフィルタ手段と、前記第１のフィルタ手段
   の出力と前記第２のフィルタ手段の出力とをレベル比較
   するレベル比較手段とを具備した時間軸誤差補正装置。