JP2001195155A - リセット信号制御回路 - Google Patents
リセット信号制御回路Info
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Abstract
(57)【要約】
【課題】 外部からのリセット信号に時間長さが不定で
任意のノイズが存在する場合でも、リセット対象システ
ムを確実にリセットすることができるリセット信号制御
回路を提供する。 【解決手段】 外部からのリセット信号をリセット入力
端子１０１で受け、セット付きフリップフロップを任意
の段数通過させＡＮＤ回路１１２で元の信号との論理積
をとることで、ノイズ除去フィルタ１１５を形成し、か
つ、抵抗１０５とコンデンサ１０６からなる遅延回路１
１４からの信号を、パワーオンセット入力端子１０３へ
のパワーオンセット信号ＰＯ１として利用することで、
電源電圧の立ち上がった後にフリップフロップがセット
されるため、クロックが供給されていない状態でも、リ
セット入力端子１０１からの入力信号に応じたリセット
信号をリセット出力端子１０４に出力する。
任意のノイズが存在する場合でも、リセット対象システ
ムを確実にリセットすることができるリセット信号制御
回路を提供する。 【解決手段】 外部からのリセット信号をリセット入力
端子１０１で受け、セット付きフリップフロップを任意
の段数通過させＡＮＤ回路１１２で元の信号との論理積
をとることで、ノイズ除去フィルタ１１５を形成し、か
つ、抵抗１０５とコンデンサ１０６からなる遅延回路１
１４からの信号を、パワーオンセット入力端子１０３へ
のパワーオンセット信号ＰＯ１として利用することで、
電源電圧の立ち上がった後にフリップフロップがセット
されるため、クロックが供給されていない状態でも、リ
セット入力端子１０１からの入力信号に応じたリセット
信号をリセット出力端子１０４に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路からな
るシステムの動作をリセットするために、そのシステム
に印加するリセット信号の出力状態を制御するリセット
信号制御回路に関するものである。
るシステムの動作をリセットするために、そのシステム
に印加するリセット信号の出力状態を制御するリセット
信号制御回路に関するものである。
【０００２】
【従来の技術】従来から、半導体回路からなるシステム
に対して、その動作をリセットするためのリセット信号
が、システムの外部から印加される場合があり、この場
合のリセット信号を印加するためのリセット信号制御回
路が、システムの外部に設けられている。
に対して、その動作をリセットするためのリセット信号
が、システムの外部から印加される場合があり、この場
合のリセット信号を印加するためのリセット信号制御回
路が、システムの外部に設けられている。
【０００３】このようなリセット信号制御回路は、通
常、外部入力端子から入力されるリセット信号に対し
て、その入力端子をシュミット機能付として、システム
に印加するリセット信号の出力状態を制御することによ
り、リセット信号に対するノイズ除去や誤動作防止を行
っていた。以上のような従来のリセット信号制御回路に
ついて、以下に説明する。
常、外部入力端子から入力されるリセット信号に対し
て、その入力端子をシュミット機能付として、システム
に印加するリセット信号の出力状態を制御することによ
り、リセット信号に対するノイズ除去や誤動作防止を行
っていた。以上のような従来のリセット信号制御回路に
ついて、以下に説明する。
【０００４】図４は従来のリセット信号制御回路の構成
を示すブロック図である。図４において、２０４は従来
のリセット信号制御回路、２０１は外部からのリセット
（以下、記号としてＲＳＴを用いる）信号を受けるＲＳ
Ｔ入力端子、２０３は内部ＲＳＴ信号ＲＳ２とＲＳＴ入
力端子２０１からのＲＳＴ信号ＲＳ１との論理和（Ｏ
Ｒ）信号を出力するＯＲ回路、２０２はＯＲ回路２０３
からのＯＲ信号をリセット信号制御回路２０４からのＲ
ＳＴ出力信号ＲＯ２として外部に出力するＲＳＴ出力端
子である。
を示すブロック図である。図４において、２０４は従来
のリセット信号制御回路、２０１は外部からのリセット
（以下、記号としてＲＳＴを用いる）信号を受けるＲＳ
Ｔ入力端子、２０３は内部ＲＳＴ信号ＲＳ２とＲＳＴ入
力端子２０１からのＲＳＴ信号ＲＳ１との論理和（Ｏ
Ｒ）信号を出力するＯＲ回路、２０２はＯＲ回路２０３
からのＯＲ信号をリセット信号制御回路２０４からのＲ
ＳＴ出力信号ＲＯ２として外部に出力するＲＳＴ出力端
子である。
【０００５】以上のように構成されたリセット信号制御
回路２０４において、ＲＳＴ入力端子２０１をシュミッ
ト機能付入力端子として、外部からＲＳＴ入力端子２０
１に入力されたＲＳＴ信号に対して、シュミット処理す
ることにより、その信号上に存在するノイズ（通常はパ
ルス性ノイズが多い）を、ＲＳＴ信号ＲＳ１に伝搬しな
いようにして、ＲＳＴ出力端子２０２からのＲＳＴ出力
信号ＲＯ２には存在しないように、制御することができ
る。
回路２０４において、ＲＳＴ入力端子２０１をシュミッ
ト機能付入力端子として、外部からＲＳＴ入力端子２０
１に入力されたＲＳＴ信号に対して、シュミット処理す
ることにより、その信号上に存在するノイズ（通常はパ
ルス性ノイズが多い）を、ＲＳＴ信号ＲＳ１に伝搬しな
いようにして、ＲＳＴ出力端子２０２からのＲＳＴ出力
信号ＲＯ２には存在しないように、制御することができ
る。
【０００６】また、電源立ち上げ時などで当該システム
に対してクロックが供給されていない場合でも、当該シ
ステムにＲＳＴ出力端子２０２が接続されたリセット信
号制御回路２０４のＲＳＴ入力端子２０１にハイレベル
（Ｈｉ）信号を入力すれば、そのＲＳＴ出力端子２０２
にもＨｉ信号を出力することができ、当該システムの動
作をリスタート（リセット後に起動）させることができ
る構造となっている。
に対してクロックが供給されていない場合でも、当該シ
ステムにＲＳＴ出力端子２０２が接続されたリセット信
号制御回路２０４のＲＳＴ入力端子２０１にハイレベル
（Ｈｉ）信号を入力すれば、そのＲＳＴ出力端子２０２
にもＨｉ信号を出力することができ、当該システムの動
作をリスタート（リセット後に起動）させることができ
る構造となっている。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のリセット信号制御回路では、外部から入力さ
れるリセット信号に存在するノイズに対して、その時間
長さによっては除去することができず、とくにシュミッ
ト幅を超えるノイズが存在している場合には、そのノイ
ズを十分に除去することができなくなる。言い替えれ
ば、外部端子から入力されるリセット信号に存在するノ
イズの除去能力に関して、そのノイズ幅に対して十分な
保証を得ることができない。
うな従来のリセット信号制御回路では、外部から入力さ
れるリセット信号に存在するノイズに対して、その時間
長さによっては除去することができず、とくにシュミッ
ト幅を超えるノイズが存在している場合には、そのノイ
ズを十分に除去することができなくなる。言い替えれ
ば、外部端子から入力されるリセット信号に存在するノ
イズの除去能力に関して、そのノイズ幅に対して十分な
保証を得ることができない。
【０００８】そのため、外部から入力されるリセット信
号に存在するノイズの時間長さによっては、そのリセッ
ト信号によるシステムリセットの誤動作が発生し、リセ
ット対象のシステムを確実にリセットすることができな
いという問題点を有していた。本発明は、上記従来の問
題点を解決するもので、外部からのリセット信号に時間
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができるとともに、この
構成においても、クロック供給がない場合のリセットに
関する誤動作も防止することができ、同様にリセット対
象システムを確実にリセットすることができるリセット
信号制御回路を提供する。
号に存在するノイズの時間長さによっては、そのリセッ
ト信号によるシステムリセットの誤動作が発生し、リセ
ット対象のシステムを確実にリセットすることができな
いという問題点を有していた。本発明は、上記従来の問
題点を解決するもので、外部からのリセット信号に時間
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができるとともに、この
構成においても、クロック供給がない場合のリセットに
関する誤動作も防止することができ、同様にリセット対
象システムを確実にリセットすることができるリセット
信号制御回路を提供する。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のリセット信号制御回路は、任意の段数のセ
ット付フリップフロップとＡＮＤ回路からなるノイズ除
去フィルタにより、リセット信号上で時間長さが不定で
任意のどのようなノイズでも除去するとともに、この構
成において、電源立ち上げ時などでクロックが供給され
ていない状態でも、抵抗とコンデンサからなる遅延回路
からのパワーオンセット信号を、ノイズ除去フィルタ内
の各フリップフロップのセット信号として入力すること
により、外部からのリセット信号に対応したリセット信
号を出力することを特徴とする。
めに本発明のリセット信号制御回路は、任意の段数のセ
ット付フリップフロップとＡＮＤ回路からなるノイズ除
去フィルタにより、リセット信号上で時間長さが不定で
任意のどのようなノイズでも除去するとともに、この構
成において、電源立ち上げ時などでクロックが供給され
ていない状態でも、抵抗とコンデンサからなる遅延回路
からのパワーオンセット信号を、ノイズ除去フィルタ内
の各フリップフロップのセット信号として入力すること
により、外部からのリセット信号に対応したリセット信
号を出力することを特徴とする。
【００１０】以上により、外部からのリセット信号に時
間長さが不定で任意のノイズが存在する場合でも、その
リセット信号による誤動作を防止して、リセット対象シ
ステムを確実にリセットすることができる。
間長さが不定で任意のノイズが存在する場合でも、その
リセット信号による誤動作を防止して、リセット対象シ
ステムを確実にリセットすることができる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載のリセッ
ト信号制御回路は、外部からのリセット信号および電源
のオンタイミングに対する遅延信号が入力され、前記外
部リセット信号から長さが不定で任意の重畳ノイズを除
去するノイズ除去フィルタと、前記ノイズ除去フィルタ
の出力信号と内部リセット信号とで論理和信号を出力す
るＯＲ回路とを備え、前記外部リセット信号の入力に応
じて、前記ＯＲ回路から、外部システムの動作をリセッ
トするためのリセット信号を出力するよう構成する。
ト信号制御回路は、外部からのリセット信号および電源
のオンタイミングに対する遅延信号が入力され、前記外
部リセット信号から長さが不定で任意の重畳ノイズを除
去するノイズ除去フィルタと、前記ノイズ除去フィルタ
の出力信号と内部リセット信号とで論理和信号を出力す
るＯＲ回路とを備え、前記外部リセット信号の入力に応
じて、前記ＯＲ回路から、外部システムの動作をリセッ
トするためのリセット信号を出力するよう構成する。
【００１２】請求項２に記載のリセット信号制御回路
は、縦続接続された複数のセット端子付フリップフロッ
プと、その最終段からの出力信号と外部から入力された
リセット信号とで論理積信号を出力するＡＮＤ回路とを
有し、前記縦続接続されたセット端子付フリップフロッ
プの初段に前記外部リセット信号が入力可能で、かつ前
記縦続接続されたセット端子付フリップフロップの各段
のセット端子に、抵抗およびコンデンサからなる遅延回
路より電源のオンタイミングに対する遅延信号が入力可
能なように構成されたノイズ除去フィルタと、前記ノイ
ズ除去フィルタの出力信号と内部リセット信号とで論理
和信号を出力するＯＲ回路とを備え、前記ノイズ除去フ
ィルタを、前記縦続接続されたセット端子付フリップフ
ロップの初段に前記外部リセット信号が入力されたとき
に、その外部リセット信号に乗る長さが不定で任意のノ
イズを除去するよう構成し、前記外部リセット信号の入
力に応じて、前記ＯＲ回路の出力信号を、外部システム
の動作をリセットするためのリセット信号とする構成と
する。
は、縦続接続された複数のセット端子付フリップフロッ
プと、その最終段からの出力信号と外部から入力された
リセット信号とで論理積信号を出力するＡＮＤ回路とを
有し、前記縦続接続されたセット端子付フリップフロッ
プの初段に前記外部リセット信号が入力可能で、かつ前
記縦続接続されたセット端子付フリップフロップの各段
のセット端子に、抵抗およびコンデンサからなる遅延回
路より電源のオンタイミングに対する遅延信号が入力可
能なように構成されたノイズ除去フィルタと、前記ノイ
ズ除去フィルタの出力信号と内部リセット信号とで論理
和信号を出力するＯＲ回路とを備え、前記ノイズ除去フ
ィルタを、前記縦続接続されたセット端子付フリップフ
ロップの初段に前記外部リセット信号が入力されたとき
に、その外部リセット信号に乗る長さが不定で任意のノ
イズを除去するよう構成し、前記外部リセット信号の入
力に応じて、前記ＯＲ回路の出力信号を、外部システム
の動作をリセットするためのリセット信号とする構成と
する。
【００１３】これらの構成によると、ノイズ除去フィル
タにより、リセット信号上で時間長さが不定で任意のど
のようなノイズでも除去するとともに、この構成におい
て、電源立ち上げ時などでクロックが供給されていない
状態でも、遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力する。
タにより、リセット信号上で時間長さが不定で任意のど
のようなノイズでも除去するとともに、この構成におい
て、電源立ち上げ時などでクロックが供給されていない
状態でも、遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力する。
【００１４】以下、本発明の実施の形態を示すリセット
信号制御回路について、図面を参照にながら具体的に説
明する。図１は本実施の形態のリセット信号制御回路の
構成を示すブロック図である。ここでは、フリップフロ
ップの段数を５段とする。図１において、１１６はセッ
ト端子付のフリップフロップを複数（この構成例では５
段）用いて構成したノイズ除去フィルタを有するリセッ
ト信号制御回路、１０１は外部から正論のリセット（以
下、記号としてＲＳＴを用いる）信号ＲＳ１を受けるＲ
ＳＴ入力端子、１０２は外部からクロック（以下、記号
としてＣＬＫを用いる）信号ＣＬ１を受けるＣＬＫ入力
端子、１０３は外部から負論のパワーオンセット（以
下、記号としてＰＯＳを用いる）信号ＰＯ１を受けるＰ
ＯＳ入力端子、１０４はＲＳＴ信号ＲＳ１とＣＬＫ信号
ＣＬ１とＰＯＳ信号ＰＯ１とに基づいてリセット信号制
御回路１１６で制御された正論のリセット信号ＲＯ１を
外部に出力するＲＳＴ出力端子である。
信号制御回路について、図面を参照にながら具体的に説
明する。図１は本実施の形態のリセット信号制御回路の
構成を示すブロック図である。ここでは、フリップフロ
ップの段数を５段とする。図１において、１１６はセッ
ト端子付のフリップフロップを複数（この構成例では５
段）用いて構成したノイズ除去フィルタを有するリセッ
ト信号制御回路、１０１は外部から正論のリセット（以
下、記号としてＲＳＴを用いる）信号ＲＳ１を受けるＲ
ＳＴ入力端子、１０２は外部からクロック（以下、記号
としてＣＬＫを用いる）信号ＣＬ１を受けるＣＬＫ入力
端子、１０３は外部から負論のパワーオンセット（以
下、記号としてＰＯＳを用いる）信号ＰＯ１を受けるＰ
ＯＳ入力端子、１０４はＲＳＴ信号ＲＳ１とＣＬＫ信号
ＣＬ１とＰＯＳ信号ＰＯ１とに基づいてリセット信号制
御回路１１６で制御された正論のリセット信号ＲＯ１を
外部に出力するＲＳＴ出力端子である。
【００１５】１０５は抵抗、１０６はコンデンサ、１１
４は抵抗１０５とコンデンサ１０６とで構成される遅延
回路である。１０７はデータ入力端子にＲＳＴ信号ＲＳ
１が入力され、かつ負論のセット端子にＰＯＳ信号ＰＯ
１が入力され、信号ＦＦ１を出力するセット端子付のフ
リップフロップ（ＦＦ（１））、１０８はデータ入力端
子に信号ＦＦ１が入力され、かつ負論のセット端子にＰ
ＯＳ信号ＰＯ１が入力され、信号ＦＦ２を出力するセッ
ト端子付のフリップフロップ（ＦＦ（２））、１０９は
データ入力端子に信号ＦＦ２が入力され、かつ負論のセ
ット端子にＰＯＳ信号ＰＯ１が入力され、信号ＦＦ３を
出力するセット端子付のフリップフロップ（ＦＦ
（３））、１１０はデータ入力端子に信号ＦＦ３が入力
され、かつ負論のセット端子にＰＯＳ信号ＰＯ１が入力
され、信号ＦＦ４を出力するセット端子付のフリップフ
ロップ（ＦＦ（４））、１１１はデータ入力端子に信号
ＦＦ４が入力され、かつ負論のセット端子にＰＯＳ信号
ＰＯ１が入力され、信号ＦＦ５を出力するセット端子付
のフリップフロップ（ＦＦ（５））、１１２はＲＳＴ信
号ＲＳ１と信号ＦＦ５とが入力されて論理積（ＡＮＤ）
信号ＡＮ１を出力するＡＮＤ回路、１１５はＡＮＤ回路
１１２とフリップフロップ１０７〜１１１とで構成され
るノイズ除去フィルタである。
４は抵抗１０５とコンデンサ１０６とで構成される遅延
回路である。１０７はデータ入力端子にＲＳＴ信号ＲＳ
１が入力され、かつ負論のセット端子にＰＯＳ信号ＰＯ
１が入力され、信号ＦＦ１を出力するセット端子付のフ
リップフロップ（ＦＦ（１））、１０８はデータ入力端
子に信号ＦＦ１が入力され、かつ負論のセット端子にＰ
ＯＳ信号ＰＯ１が入力され、信号ＦＦ２を出力するセッ
ト端子付のフリップフロップ（ＦＦ（２））、１０９は
データ入力端子に信号ＦＦ２が入力され、かつ負論のセ
ット端子にＰＯＳ信号ＰＯ１が入力され、信号ＦＦ３を
出力するセット端子付のフリップフロップ（ＦＦ
（３））、１１０はデータ入力端子に信号ＦＦ３が入力
され、かつ負論のセット端子にＰＯＳ信号ＰＯ１が入力
され、信号ＦＦ４を出力するセット端子付のフリップフ
ロップ（ＦＦ（４））、１１１はデータ入力端子に信号
ＦＦ４が入力され、かつ負論のセット端子にＰＯＳ信号
ＰＯ１が入力され、信号ＦＦ５を出力するセット端子付
のフリップフロップ（ＦＦ（５））、１１２はＲＳＴ信
号ＲＳ１と信号ＦＦ５とが入力されて論理積（ＡＮＤ）
信号ＡＮ１を出力するＡＮＤ回路、１１５はＡＮＤ回路
１１２とフリップフロップ１０７〜１１１とで構成され
るノイズ除去フィルタである。
【００１６】１１３は内部ＲＳＴ信号ＲＳ２とＡＮＤ信
号ＡＮ１との論理和（ＯＲ）信号を出力するＯＲ回路、
１０４はＯＲ回路１１３からのＯＲ信号をＲＳＴ出力信
号ＲＯ１としてリセット信号制御回路１１６の外部に出
力するＲＳＴ出力端子である。以上のように構成された
リセット信号制御回路について、その動作を以下に説明
する。
号ＡＮ１との論理和（ＯＲ）信号を出力するＯＲ回路、
１０４はＯＲ回路１１３からのＯＲ信号をＲＳＴ出力信
号ＲＯ１としてリセット信号制御回路１１６の外部に出
力するＲＳＴ出力端子である。以上のように構成された
リセット信号制御回路について、その動作を以下に説明
する。
【００１７】このリセット信号制御回路１１６では、そ
の外部からＲＳＴ入力端子１０１に入力されるＲＳＴ信
号ＲＳ１に対して、その信号上に乗る長さが不定で任意
の重畳ノイズを除去するためのノイズ除去フィルタとし
て、図１に示すようなクロック同期型のノイズ除去フィ
ルタ１１５を用いる。ＲＳＴ入力端子１０１から入力さ
れた正論のＲＳＴ信号ＲＳ１を２つに分け、一方をＡＮ
Ｄ回路１１２の一入力端子に、他の一方をＦＦ（１）１
０７のデータ入力端子に入力する。このフリップフロッ
プの段数を、例えば図１に示すように５段にすること
で、ＣＬＫ信号ＣＬ１の４クロック分に相当する時間長
さ以下のノイズを除去することができる。
の外部からＲＳＴ入力端子１０１に入力されるＲＳＴ信
号ＲＳ１に対して、その信号上に乗る長さが不定で任意
の重畳ノイズを除去するためのノイズ除去フィルタとし
て、図１に示すようなクロック同期型のノイズ除去フィ
ルタ１１５を用いる。ＲＳＴ入力端子１０１から入力さ
れた正論のＲＳＴ信号ＲＳ１を２つに分け、一方をＡＮ
Ｄ回路１１２の一入力端子に、他の一方をＦＦ（１）１
０７のデータ入力端子に入力する。このフリップフロッ
プの段数を、例えば図１に示すように５段にすること
で、ＣＬＫ信号ＣＬ１の４クロック分に相当する時間長
さ以下のノイズを除去することができる。
【００１８】図２は本実施の形態のリセット信号制御回
路におけるノイズ除去フィルタの動作を示すタイムチャ
ートである。ここでは、フリップフロップの段数を例え
ば５段とした場合のノイズ除去フィルタの動作を示して
いる。ＣＬＫ入力端子１０２にＣＬＫ信号ＣＬ１が供給
されている状態で、正論の外部リセット信号として、Ｒ
ＳＴ入力端子１０１にＣＬＫ信号ＣＬ１の５クロック分
以上の時間長さを有する極性ハイレベル（Ｈｉ）の信号
が入力された時、区間（１）から（７）までの時間だけ
正論のＲＳＴ信号ＲＳ１がＨｉとなるものとする。
路におけるノイズ除去フィルタの動作を示すタイムチャ
ートである。ここでは、フリップフロップの段数を例え
ば５段とした場合のノイズ除去フィルタの動作を示して
いる。ＣＬＫ入力端子１０２にＣＬＫ信号ＣＬ１が供給
されている状態で、正論の外部リセット信号として、Ｒ
ＳＴ入力端子１０１にＣＬＫ信号ＣＬ１の５クロック分
以上の時間長さを有する極性ハイレベル（Ｈｉ）の信号
が入力された時、区間（１）から（７）までの時間だけ
正論のＲＳＴ信号ＲＳ１がＨｉとなるものとする。
【００１９】各々のフリップフロップの動作は次のよう
になる。ＲＳＴ信号ＲＳ１をＦＦ（１）１０７で受けて
ＦＦ（１）出力信号ＦＦ１は（２）の（ａ）から（８）
までＨｉとなり、出力信号ＦＦ１をＦＦ（２）１０８で
受けてＦＦ（２）出力信号ＦＦ２は（３）の（ｂ）から
（９）までＨｉとなり、出力信号ＦＦ２をＦＦ（３）１
０９で受けてＦＦ（３）出力信号ＦＦ３は（４）の
（ｃ）から（１０）までＨｉとなり、出力信号ＦＦ３を
ＦＦ（４）１１０で受けてＦＦ（４）出力信号ＦＦ４は
（５）の（ｄ）から（１１）までＨｉとなり、出力信号
ＦＦ４をＦＦ（５）１１１で受けてＦＦ（５）出力信号
ＦＦ５は（６）の（ｅ）から（１２）までＨｉとなる。
になる。ＲＳＴ信号ＲＳ１をＦＦ（１）１０７で受けて
ＦＦ（１）出力信号ＦＦ１は（２）の（ａ）から（８）
までＨｉとなり、出力信号ＦＦ１をＦＦ（２）１０８で
受けてＦＦ（２）出力信号ＦＦ２は（３）の（ｂ）から
（９）までＨｉとなり、出力信号ＦＦ２をＦＦ（３）１
０９で受けてＦＦ（３）出力信号ＦＦ３は（４）の
（ｃ）から（１０）までＨｉとなり、出力信号ＦＦ３を
ＦＦ（４）１１０で受けてＦＦ（４）出力信号ＦＦ４は
（５）の（ｄ）から（１１）までＨｉとなり、出力信号
ＦＦ４をＦＦ（５）１１１で受けてＦＦ（５）出力信号
ＦＦ５は（６）の（ｅ）から（１２）までＨｉとなる。
【００２０】ＡＮＤ回路１１２はＲＳＴ信号ＲＳ１と信
号ＦＦ５との論理積をとるため、ＡＮＤ信号ＡＮ１は
（６）の（ｆ）から（７）ではＨｉとなり、ＲＳＴ出力
端子１０４からもＨｉとなった正論のＲＳＴ出力信号Ｒ
Ｏ１を出力する。正論の外部リセット信号として、ＲＳ
Ｔ入力端子１０１にＣＬＫ信号ＣＬ１の５クロック分以
上の時間長さがＨｉであるＲＳＴ信号ＲＳ１が入力され
た場合、ＲＳＴ出力端子１０４からの正論のＲＳＴ出力
信号ＲＯ１がＨｉとなる期間が存在するが、逆に外部リ
セット信号としてＣＬＫ信号ＣＬ１の４クロック分以下
の時間長さがＨｉであるＲＳＴ信号ＲＳ１が入力された
場合には、ＲＳＴ出力端子１０４からの正論のＲＳＴ出
力信号ＲＯ１は常にローレベル（Ｌｏｗ）となる。
号ＦＦ５との論理積をとるため、ＡＮＤ信号ＡＮ１は
（６）の（ｆ）から（７）ではＨｉとなり、ＲＳＴ出力
端子１０４からもＨｉとなった正論のＲＳＴ出力信号Ｒ
Ｏ１を出力する。正論の外部リセット信号として、ＲＳ
Ｔ入力端子１０１にＣＬＫ信号ＣＬ１の５クロック分以
上の時間長さがＨｉであるＲＳＴ信号ＲＳ１が入力され
た場合、ＲＳＴ出力端子１０４からの正論のＲＳＴ出力
信号ＲＯ１がＨｉとなる期間が存在するが、逆に外部リ
セット信号としてＣＬＫ信号ＣＬ１の４クロック分以下
の時間長さがＨｉであるＲＳＴ信号ＲＳ１が入力された
場合には、ＲＳＴ出力端子１０４からの正論のＲＳＴ出
力信号ＲＯ１は常にローレベル（Ｌｏｗ）となる。
【００２１】以上のように、ノイズ除去フィルタ１１５
を例えば５段のフリップフロップで構成した場合には、
ＣＬＫ信号ＣＬ１の４クロック分以下の時間長さがＨｉ
であるノイズ信号について除去することができる。尚、
ノイズ除去フィルタを構成するフリップフロップの段数
をｎ＝Ｘとすれば、Ｘ−１クロック分以下の時間長さが
Ｈｉであるノイズ信号を除去可能であり、このとき、ｎ
は２以上である必要がある。
を例えば５段のフリップフロップで構成した場合には、
ＣＬＫ信号ＣＬ１の４クロック分以下の時間長さがＨｉ
であるノイズ信号について除去することができる。尚、
ノイズ除去フィルタを構成するフリップフロップの段数
をｎ＝Ｘとすれば、Ｘ−１クロック分以下の時間長さが
Ｈｉであるノイズ信号を除去可能であり、このとき、ｎ
は２以上である必要がある。
【００２２】図３は図２においてｎ＝５の場合、つまり
フリップフロップの個数を５個とした場合の電源立ち上
がり時の動作を示すタイムチャートである。この時、Ｃ
ＬＫ入力端子１０２には、電源立ち上がり時のため、Ｃ
ＬＫ信号ＣＬ１は供給されていない状態であるものとす
る。抵抗１０５とコンデンサ１０６で構成される遅延回
路１１４により、その遅延回路１１４からＰＯＳ入力端
子１０３に入力されたＰＯＳ信号ＰＯ１は、電源Ｄ１の
電圧波形ＤＨ１の立ち上がりより遅れてＬｏｗからＨｉ
に変化する。
フリップフロップの個数を５個とした場合の電源立ち上
がり時の動作を示すタイムチャートである。この時、Ｃ
ＬＫ入力端子１０２には、電源立ち上がり時のため、Ｃ
ＬＫ信号ＣＬ１は供給されていない状態であるものとす
る。抵抗１０５とコンデンサ１０６で構成される遅延回
路１１４により、その遅延回路１１４からＰＯＳ入力端
子１０３に入力されたＰＯＳ信号ＰＯ１は、電源Ｄ１の
電圧波形ＤＨ１の立ち上がりより遅れてＬｏｗからＨｉ
に変化する。
【００２３】このように、ＰＯＳ入力端子１０３からの
ＰＯＳ信号ＰＯ１が期間（１）と（２）でＬｏｗである
ことにより、各々のフリップフロップ１０７〜１１１が
期間（２）でセットされるため、各々のフリップフロッ
プ１０７〜１１１はＨｉの出力信号ＦＦ１〜ＦＦ５を出
力する。信号ＦＦ５はＨｉであるが、ＲＳＴ入力端子１
０１に入力されているＲＳＴ信号ＲＳ１がＬｏｗであれ
ば、ＲＳＴ出力端子１０４からのＲＳＴ出力信号ＲＯ１
はＬｏｗとなる。遅延回路１１４のコンデンサ１０６に
電荷がたまるとＰＯＳ入力端子１０３はＨｉとなり、負
論のＰＯＳ信号ＰＯ１もＨｉであるため、（３）におい
て、各々のフリップフロップ１０７〜１１１のセットが
解除されるが、各々のフリップフロップ１０７〜１１１
は、期間（２）において既にセットされているため、Ｈ
ｉを出力する。
ＰＯＳ信号ＰＯ１が期間（１）と（２）でＬｏｗである
ことにより、各々のフリップフロップ１０７〜１１１が
期間（２）でセットされるため、各々のフリップフロッ
プ１０７〜１１１はＨｉの出力信号ＦＦ１〜ＦＦ５を出
力する。信号ＦＦ５はＨｉであるが、ＲＳＴ入力端子１
０１に入力されているＲＳＴ信号ＲＳ１がＬｏｗであれ
ば、ＲＳＴ出力端子１０４からのＲＳＴ出力信号ＲＯ１
はＬｏｗとなる。遅延回路１１４のコンデンサ１０６に
電荷がたまるとＰＯＳ入力端子１０３はＨｉとなり、負
論のＰＯＳ信号ＰＯ１もＨｉであるため、（３）におい
て、各々のフリップフロップ１０７〜１１１のセットが
解除されるが、各々のフリップフロップ１０７〜１１１
は、期間（２）において既にセットされているため、Ｈ
ｉを出力する。
【００２４】期間（４）ではＡＮＤ回路１１２への信号
ＦＦ５はＨｉとなっているため、正論の外部リセット信
号としてＲＳＴ入力端子１０１からＨｉの信号が入力さ
れることで、ＲＳＴ出力端子１０４からＨｉである正論
のＲＳＴ出力信号ＲＯ１を出力することができる。この
ようにして、電源立ち上げ時であってＣＬＫ信号ＣＬ１
が供給されていなくても、正論の外部リセット信号とし
てＲＳＴ入力端子１０１にＨｉのＲＳＴ信号ＲＯ１が入
力されることにより、ＲＳＴ出力端子１０４からＨｉで
ある正論のＲＳＴ出力信号ＲＯ１を出力することができ
る。
ＦＦ５はＨｉとなっているため、正論の外部リセット信
号としてＲＳＴ入力端子１０１からＨｉの信号が入力さ
れることで、ＲＳＴ出力端子１０４からＨｉである正論
のＲＳＴ出力信号ＲＯ１を出力することができる。この
ようにして、電源立ち上げ時であってＣＬＫ信号ＣＬ１
が供給されていなくても、正論の外部リセット信号とし
てＲＳＴ入力端子１０１にＨｉのＲＳＴ信号ＲＯ１が入
力されることにより、ＲＳＴ出力端子１０４からＨｉで
ある正論のＲＳＴ出力信号ＲＯ１を出力することができ
る。
【００２５】
【発明の効果】以上のように本発明によれば、任意の段
数のセット付フリップフロップとＡＮＤ回路からなるノ
イズ除去フィルタにより、リセット信号上で時間長さが
不定で任意のどのようなノイズでも除去することができ
るとともに、この構成において、電源立ち上げ時などで
クロックが供給されていない状態でも、抵抗とコンデン
サからなる遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力することができる。
数のセット付フリップフロップとＡＮＤ回路からなるノ
イズ除去フィルタにより、リセット信号上で時間長さが
不定で任意のどのようなノイズでも除去することができ
るとともに、この構成において、電源立ち上げ時などで
クロックが供給されていない状態でも、抵抗とコンデン
サからなる遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力することができる。
【００２６】そのため、外部からのリセット信号に時間
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができる。
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができる。
【図１】本発明の実施の形態のリセット信号制御回路の
構成を示すブロック図
構成を示すブロック図
【図２】同実施の形態におけるノイズ除去フィルタの動
作を示すタイムチャート
作を示すタイムチャート
【図３】同実施の形態における電源立ち上がり時の動作
を示すタイムチャート
を示すタイムチャート
【図４】従来のリセット信号制御回路の構成を示すブロ
ック図
ック図
１０１ リセット（ＲＳＴ）入力端子 １０２ クロック（ＣＬＫ）入力端子 １０３ パワーオンセット（ＰＯＳ）入力端子 １０４ リセット（ＲＳＴ）出力端子 １０５ 抵抗 １０６ コンデンサ １０７ １段目のセット付フリップフロップ（ＦＦ
（１）） １０８ ２段目のセット付フリップフロップ（ＦＦ
（２）） １０９ ３段目のセット付フリップフロップ（ＦＦ
（３）） １１０ ４段目のセット付フリップフロップ（ＦＦ
（４）） １１１ ５段目のセット付フリップフロップ（ＦＦ
（５）） １１２ ＡＮＤ回路 １１３ ＯＲ回路 １１４ 遅延回路 １１５ ノイズ除去フィルタ １１６ リセット信号制御回路
（１）） １０８ ２段目のセット付フリップフロップ（ＦＦ
（２）） １０９ ３段目のセット付フリップフロップ（ＦＦ
（３）） １１０ ４段目のセット付フリップフロップ（ＦＦ
（４）） １１１ ５段目のセット付フリップフロップ（ＦＦ
（５）） １１２ ＡＮＤ回路 １１３ ＯＲ回路 １１４ 遅延回路 １１５ ノイズ除去フィルタ １１６ リセット信号制御回路
Claims (2)
- 【請求項１】 外部からのリセット信号および電源のオ
ンタイミングに対する遅延信号が入力され、前記外部リ
セット信号から長さが不定で任意の重畳ノイズを除去す
るノイズ除去フィルタと、前記ノイズ除去フィルタの出
力信号と内部リセット信号とで論理和信号を出力するＯ
Ｒ回路とを備え、前記外部リセット信号の入力に応じ
て、前記ＯＲ回路から、外部システムの動作をリセット
するためのリセット信号を出力するよう構成したことを
特徴とするリセット信号制御回路。 - 【請求項２】 縦続接続された複数のセット端子付フリ
ップフロップと、その最終段からの出力信号と外部から
入力されたリセット信号とで論理積信号を出力するＡＮ
Ｄ回路とを有し、前記縦続接続されたセット端子付フリ
ップフロップの初段に前記外部リセット信号が入力可能
で、かつ前記縦続接続されたセット端子付フリップフロ
ップの各段のセット端子に、抵抗およびコンデンサから
なる遅延回路より電源のオンタイミングに対する遅延信
号が入力可能なように構成されたノイズ除去フィルタ
と、前記ノイズ除去フィルタの出力信号と内部リセット
信号とで論理和信号を出力するＯＲ回路とを備え、前記
ノイズ除去フィルタを、前記縦続接続されたセット端子
付フリップフロップの初段に前記外部リセット信号が入
力されたときに、その外部リセット信号に乗る長さが不
定で任意のノイズを除去するよう構成し、前記外部リセ
ット信号の入力に応じて、前記ＯＲ回路の出力信号を、
外部システムの動作をリセットするためのリセット信号
とすることを特徴とするリセット信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002058A JP2001195155A (ja) | 2000-01-11 | 2000-01-11 | リセット信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000002058A JP2001195155A (ja) | 2000-01-11 | 2000-01-11 | リセット信号制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195155A true JP2001195155A (ja) | 2001-07-19 |
Family
ID=18531211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000002058A Pending JP2001195155A (ja) | 2000-01-11 | 2000-01-11 | リセット信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001195155A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936818B1 (ko) * | 2002-12-09 | 2010-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러의 리셋 회로 |
| CN107681997A (zh) * | 2017-09-27 | 2018-02-09 | 晶晨半导体(上海)股份有限公司 | 一种内置复位电路 |
| CN115642900A (zh) * | 2022-12-22 | 2023-01-24 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
-
2000
- 2000-01-11 JP JP2000002058A patent/JP2001195155A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936818B1 (ko) * | 2002-12-09 | 2010-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러의 리셋 회로 |
| CN107681997A (zh) * | 2017-09-27 | 2018-02-09 | 晶晨半导体(上海)股份有限公司 | 一种内置复位电路 |
| CN107681997B (zh) * | 2017-09-27 | 2021-04-27 | 晶晨半导体(上海)股份有限公司 | 一种内置复位电路 |
| CN115642900A (zh) * | 2022-12-22 | 2023-01-24 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
| CN115642900B (zh) * | 2022-12-22 | 2023-03-28 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
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