JP2001195155A - リセット信号制御回路 - Google Patents
リセット信号制御回路Info
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- JP2001195155A JP2001195155A JP2000002058A JP2000002058A JP2001195155A JP 2001195155 A JP2001195155 A JP 2001195155A JP 2000002058 A JP2000002058 A JP 2000002058A JP 2000002058 A JP2000002058 A JP 2000002058A JP 2001195155 A JP2001195155 A JP 2001195155A
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Abstract
(57)【要約】
【課題】 外部からのリセット信号に時間長さが不定で
任意のノイズが存在する場合でも、リセット対象システ
ムを確実にリセットすることができるリセット信号制御
回路を提供する。 【解決手段】 外部からのリセット信号をリセット入力
端子101で受け、セット付きフリップフロップを任意
の段数通過させAND回路112で元の信号との論理積
をとることで、ノイズ除去フィルタ115を形成し、か
つ、抵抗105とコンデンサ106からなる遅延回路1
14からの信号を、パワーオンセット入力端子103へ
のパワーオンセット信号PO1として利用することで、
電源電圧の立ち上がった後にフリップフロップがセット
されるため、クロックが供給されていない状態でも、リ
セット入力端子101からの入力信号に応じたリセット
信号をリセット出力端子104に出力する。
任意のノイズが存在する場合でも、リセット対象システ
ムを確実にリセットすることができるリセット信号制御
回路を提供する。 【解決手段】 外部からのリセット信号をリセット入力
端子101で受け、セット付きフリップフロップを任意
の段数通過させAND回路112で元の信号との論理積
をとることで、ノイズ除去フィルタ115を形成し、か
つ、抵抗105とコンデンサ106からなる遅延回路1
14からの信号を、パワーオンセット入力端子103へ
のパワーオンセット信号PO1として利用することで、
電源電圧の立ち上がった後にフリップフロップがセット
されるため、クロックが供給されていない状態でも、リ
セット入力端子101からの入力信号に応じたリセット
信号をリセット出力端子104に出力する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体回路からな
るシステムの動作をリセットするために、そのシステム
に印加するリセット信号の出力状態を制御するリセット
信号制御回路に関するものである。
るシステムの動作をリセットするために、そのシステム
に印加するリセット信号の出力状態を制御するリセット
信号制御回路に関するものである。
【0002】
【従来の技術】従来から、半導体回路からなるシステム
に対して、その動作をリセットするためのリセット信号
が、システムの外部から印加される場合があり、この場
合のリセット信号を印加するためのリセット信号制御回
路が、システムの外部に設けられている。
に対して、その動作をリセットするためのリセット信号
が、システムの外部から印加される場合があり、この場
合のリセット信号を印加するためのリセット信号制御回
路が、システムの外部に設けられている。
【0003】このようなリセット信号制御回路は、通
常、外部入力端子から入力されるリセット信号に対し
て、その入力端子をシュミット機能付として、システム
に印加するリセット信号の出力状態を制御することによ
り、リセット信号に対するノイズ除去や誤動作防止を行
っていた。以上のような従来のリセット信号制御回路に
ついて、以下に説明する。
常、外部入力端子から入力されるリセット信号に対し
て、その入力端子をシュミット機能付として、システム
に印加するリセット信号の出力状態を制御することによ
り、リセット信号に対するノイズ除去や誤動作防止を行
っていた。以上のような従来のリセット信号制御回路に
ついて、以下に説明する。
【0004】図4は従来のリセット信号制御回路の構成
を示すブロック図である。図4において、204は従来
のリセット信号制御回路、201は外部からのリセット
(以下、記号としてRSTを用いる)信号を受けるRS
T入力端子、203は内部RST信号RS2とRST入
力端子201からのRST信号RS1との論理和(O
R)信号を出力するOR回路、202はOR回路203
からのOR信号をリセット信号制御回路204からのR
ST出力信号RO2として外部に出力するRST出力端
子である。
を示すブロック図である。図4において、204は従来
のリセット信号制御回路、201は外部からのリセット
(以下、記号としてRSTを用いる)信号を受けるRS
T入力端子、203は内部RST信号RS2とRST入
力端子201からのRST信号RS1との論理和(O
R)信号を出力するOR回路、202はOR回路203
からのOR信号をリセット信号制御回路204からのR
ST出力信号RO2として外部に出力するRST出力端
子である。
【0005】以上のように構成されたリセット信号制御
回路204において、RST入力端子201をシュミッ
ト機能付入力端子として、外部からRST入力端子20
1に入力されたRST信号に対して、シュミット処理す
ることにより、その信号上に存在するノイズ(通常はパ
ルス性ノイズが多い)を、RST信号RS1に伝搬しな
いようにして、RST出力端子202からのRST出力
信号RO2には存在しないように、制御することができ
る。
回路204において、RST入力端子201をシュミッ
ト機能付入力端子として、外部からRST入力端子20
1に入力されたRST信号に対して、シュミット処理す
ることにより、その信号上に存在するノイズ(通常はパ
ルス性ノイズが多い)を、RST信号RS1に伝搬しな
いようにして、RST出力端子202からのRST出力
信号RO2には存在しないように、制御することができ
る。
【0006】また、電源立ち上げ時などで当該システム
に対してクロックが供給されていない場合でも、当該シ
ステムにRST出力端子202が接続されたリセット信
号制御回路204のRST入力端子201にハイレベル
(Hi)信号を入力すれば、そのRST出力端子202
にもHi信号を出力することができ、当該システムの動
作をリスタート(リセット後に起動)させることができ
る構造となっている。
に対してクロックが供給されていない場合でも、当該シ
ステムにRST出力端子202が接続されたリセット信
号制御回路204のRST入力端子201にハイレベル
(Hi)信号を入力すれば、そのRST出力端子202
にもHi信号を出力することができ、当該システムの動
作をリスタート(リセット後に起動)させることができ
る構造となっている。
【0007】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のリセット信号制御回路では、外部から入力さ
れるリセット信号に存在するノイズに対して、その時間
長さによっては除去することができず、とくにシュミッ
ト幅を超えるノイズが存在している場合には、そのノイ
ズを十分に除去することができなくなる。言い替えれ
ば、外部端子から入力されるリセット信号に存在するノ
イズの除去能力に関して、そのノイズ幅に対して十分な
保証を得ることができない。
うな従来のリセット信号制御回路では、外部から入力さ
れるリセット信号に存在するノイズに対して、その時間
長さによっては除去することができず、とくにシュミッ
ト幅を超えるノイズが存在している場合には、そのノイ
ズを十分に除去することができなくなる。言い替えれ
ば、外部端子から入力されるリセット信号に存在するノ
イズの除去能力に関して、そのノイズ幅に対して十分な
保証を得ることができない。
【0008】そのため、外部から入力されるリセット信
号に存在するノイズの時間長さによっては、そのリセッ
ト信号によるシステムリセットの誤動作が発生し、リセ
ット対象のシステムを確実にリセットすることができな
いという問題点を有していた。本発明は、上記従来の問
題点を解決するもので、外部からのリセット信号に時間
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができるとともに、この
構成においても、クロック供給がない場合のリセットに
関する誤動作も防止することができ、同様にリセット対
象システムを確実にリセットすることができるリセット
信号制御回路を提供する。
号に存在するノイズの時間長さによっては、そのリセッ
ト信号によるシステムリセットの誤動作が発生し、リセ
ット対象のシステムを確実にリセットすることができな
いという問題点を有していた。本発明は、上記従来の問
題点を解決するもので、外部からのリセット信号に時間
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができるとともに、この
構成においても、クロック供給がない場合のリセットに
関する誤動作も防止することができ、同様にリセット対
象システムを確実にリセットすることができるリセット
信号制御回路を提供する。
【0009】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のリセット信号制御回路は、任意の段数のセ
ット付フリップフロップとAND回路からなるノイズ除
去フィルタにより、リセット信号上で時間長さが不定で
任意のどのようなノイズでも除去するとともに、この構
成において、電源立ち上げ時などでクロックが供給され
ていない状態でも、抵抗とコンデンサからなる遅延回路
からのパワーオンセット信号を、ノイズ除去フィルタ内
の各フリップフロップのセット信号として入力すること
により、外部からのリセット信号に対応したリセット信
号を出力することを特徴とする。
めに本発明のリセット信号制御回路は、任意の段数のセ
ット付フリップフロップとAND回路からなるノイズ除
去フィルタにより、リセット信号上で時間長さが不定で
任意のどのようなノイズでも除去するとともに、この構
成において、電源立ち上げ時などでクロックが供給され
ていない状態でも、抵抗とコンデンサからなる遅延回路
からのパワーオンセット信号を、ノイズ除去フィルタ内
の各フリップフロップのセット信号として入力すること
により、外部からのリセット信号に対応したリセット信
号を出力することを特徴とする。
【0010】以上により、外部からのリセット信号に時
間長さが不定で任意のノイズが存在する場合でも、その
リセット信号による誤動作を防止して、リセット対象シ
ステムを確実にリセットすることができる。
間長さが不定で任意のノイズが存在する場合でも、その
リセット信号による誤動作を防止して、リセット対象シ
ステムを確実にリセットすることができる。
【0011】
【発明の実施の形態】本発明の請求項1に記載のリセッ
ト信号制御回路は、外部からのリセット信号および電源
のオンタイミングに対する遅延信号が入力され、前記外
部リセット信号から長さが不定で任意の重畳ノイズを除
去するノイズ除去フィルタと、前記ノイズ除去フィルタ
の出力信号と内部リセット信号とで論理和信号を出力す
るOR回路とを備え、前記外部リセット信号の入力に応
じて、前記OR回路から、外部システムの動作をリセッ
トするためのリセット信号を出力するよう構成する。
ト信号制御回路は、外部からのリセット信号および電源
のオンタイミングに対する遅延信号が入力され、前記外
部リセット信号から長さが不定で任意の重畳ノイズを除
去するノイズ除去フィルタと、前記ノイズ除去フィルタ
の出力信号と内部リセット信号とで論理和信号を出力す
るOR回路とを備え、前記外部リセット信号の入力に応
じて、前記OR回路から、外部システムの動作をリセッ
トするためのリセット信号を出力するよう構成する。
【0012】請求項2に記載のリセット信号制御回路
は、縦続接続された複数のセット端子付フリップフロッ
プと、その最終段からの出力信号と外部から入力された
リセット信号とで論理積信号を出力するAND回路とを
有し、前記縦続接続されたセット端子付フリップフロッ
プの初段に前記外部リセット信号が入力可能で、かつ前
記縦続接続されたセット端子付フリップフロップの各段
のセット端子に、抵抗およびコンデンサからなる遅延回
路より電源のオンタイミングに対する遅延信号が入力可
能なように構成されたノイズ除去フィルタと、前記ノイ
ズ除去フィルタの出力信号と内部リセット信号とで論理
和信号を出力するOR回路とを備え、前記ノイズ除去フ
ィルタを、前記縦続接続されたセット端子付フリップフ
ロップの初段に前記外部リセット信号が入力されたとき
に、その外部リセット信号に乗る長さが不定で任意のノ
イズを除去するよう構成し、前記外部リセット信号の入
力に応じて、前記OR回路の出力信号を、外部システム
の動作をリセットするためのリセット信号とする構成と
する。
は、縦続接続された複数のセット端子付フリップフロッ
プと、その最終段からの出力信号と外部から入力された
リセット信号とで論理積信号を出力するAND回路とを
有し、前記縦続接続されたセット端子付フリップフロッ
プの初段に前記外部リセット信号が入力可能で、かつ前
記縦続接続されたセット端子付フリップフロップの各段
のセット端子に、抵抗およびコンデンサからなる遅延回
路より電源のオンタイミングに対する遅延信号が入力可
能なように構成されたノイズ除去フィルタと、前記ノイ
ズ除去フィルタの出力信号と内部リセット信号とで論理
和信号を出力するOR回路とを備え、前記ノイズ除去フ
ィルタを、前記縦続接続されたセット端子付フリップフ
ロップの初段に前記外部リセット信号が入力されたとき
に、その外部リセット信号に乗る長さが不定で任意のノ
イズを除去するよう構成し、前記外部リセット信号の入
力に応じて、前記OR回路の出力信号を、外部システム
の動作をリセットするためのリセット信号とする構成と
する。
【0013】これらの構成によると、ノイズ除去フィル
タにより、リセット信号上で時間長さが不定で任意のど
のようなノイズでも除去するとともに、この構成におい
て、電源立ち上げ時などでクロックが供給されていない
状態でも、遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力する。
タにより、リセット信号上で時間長さが不定で任意のど
のようなノイズでも除去するとともに、この構成におい
て、電源立ち上げ時などでクロックが供給されていない
状態でも、遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力する。
【0014】以下、本発明の実施の形態を示すリセット
信号制御回路について、図面を参照にながら具体的に説
明する。図1は本実施の形態のリセット信号制御回路の
構成を示すブロック図である。ここでは、フリップフロ
ップの段数を5段とする。図1において、116はセッ
ト端子付のフリップフロップを複数(この構成例では5
段)用いて構成したノイズ除去フィルタを有するリセッ
ト信号制御回路、101は外部から正論のリセット(以
下、記号としてRSTを用いる)信号RS1を受けるR
ST入力端子、102は外部からクロック(以下、記号
としてCLKを用いる)信号CL1を受けるCLK入力
端子、103は外部から負論のパワーオンセット(以
下、記号としてPOSを用いる)信号PO1を受けるP
OS入力端子、104はRST信号RS1とCLK信号
CL1とPOS信号PO1とに基づいてリセット信号制
御回路116で制御された正論のリセット信号RO1を
外部に出力するRST出力端子である。
信号制御回路について、図面を参照にながら具体的に説
明する。図1は本実施の形態のリセット信号制御回路の
構成を示すブロック図である。ここでは、フリップフロ
ップの段数を5段とする。図1において、116はセッ
ト端子付のフリップフロップを複数(この構成例では5
段)用いて構成したノイズ除去フィルタを有するリセッ
ト信号制御回路、101は外部から正論のリセット(以
下、記号としてRSTを用いる)信号RS1を受けるR
ST入力端子、102は外部からクロック(以下、記号
としてCLKを用いる)信号CL1を受けるCLK入力
端子、103は外部から負論のパワーオンセット(以
下、記号としてPOSを用いる)信号PO1を受けるP
OS入力端子、104はRST信号RS1とCLK信号
CL1とPOS信号PO1とに基づいてリセット信号制
御回路116で制御された正論のリセット信号RO1を
外部に出力するRST出力端子である。
【0015】105は抵抗、106はコンデンサ、11
4は抵抗105とコンデンサ106とで構成される遅延
回路である。107はデータ入力端子にRST信号RS
1が入力され、かつ負論のセット端子にPOS信号PO
1が入力され、信号FF1を出力するセット端子付のフ
リップフロップ(FF(1))、108はデータ入力端
子に信号FF1が入力され、かつ負論のセット端子にP
OS信号PO1が入力され、信号FF2を出力するセッ
ト端子付のフリップフロップ(FF(2))、109は
データ入力端子に信号FF2が入力され、かつ負論のセ
ット端子にPOS信号PO1が入力され、信号FF3を
出力するセット端子付のフリップフロップ(FF
(3))、110はデータ入力端子に信号FF3が入力
され、かつ負論のセット端子にPOS信号PO1が入力
され、信号FF4を出力するセット端子付のフリップフ
ロップ(FF(4))、111はデータ入力端子に信号
FF4が入力され、かつ負論のセット端子にPOS信号
PO1が入力され、信号FF5を出力するセット端子付
のフリップフロップ(FF(5))、112はRST信
号RS1と信号FF5とが入力されて論理積(AND)
信号AN1を出力するAND回路、115はAND回路
112とフリップフロップ107〜111とで構成され
るノイズ除去フィルタである。
4は抵抗105とコンデンサ106とで構成される遅延
回路である。107はデータ入力端子にRST信号RS
1が入力され、かつ負論のセット端子にPOS信号PO
1が入力され、信号FF1を出力するセット端子付のフ
リップフロップ(FF(1))、108はデータ入力端
子に信号FF1が入力され、かつ負論のセット端子にP
OS信号PO1が入力され、信号FF2を出力するセッ
ト端子付のフリップフロップ(FF(2))、109は
データ入力端子に信号FF2が入力され、かつ負論のセ
ット端子にPOS信号PO1が入力され、信号FF3を
出力するセット端子付のフリップフロップ(FF
(3))、110はデータ入力端子に信号FF3が入力
され、かつ負論のセット端子にPOS信号PO1が入力
され、信号FF4を出力するセット端子付のフリップフ
ロップ(FF(4))、111はデータ入力端子に信号
FF4が入力され、かつ負論のセット端子にPOS信号
PO1が入力され、信号FF5を出力するセット端子付
のフリップフロップ(FF(5))、112はRST信
号RS1と信号FF5とが入力されて論理積(AND)
信号AN1を出力するAND回路、115はAND回路
112とフリップフロップ107〜111とで構成され
るノイズ除去フィルタである。
【0016】113は内部RST信号RS2とAND信
号AN1との論理和(OR)信号を出力するOR回路、
104はOR回路113からのOR信号をRST出力信
号RO1としてリセット信号制御回路116の外部に出
力するRST出力端子である。以上のように構成された
リセット信号制御回路について、その動作を以下に説明
する。
号AN1との論理和(OR)信号を出力するOR回路、
104はOR回路113からのOR信号をRST出力信
号RO1としてリセット信号制御回路116の外部に出
力するRST出力端子である。以上のように構成された
リセット信号制御回路について、その動作を以下に説明
する。
【0017】このリセット信号制御回路116では、そ
の外部からRST入力端子101に入力されるRST信
号RS1に対して、その信号上に乗る長さが不定で任意
の重畳ノイズを除去するためのノイズ除去フィルタとし
て、図1に示すようなクロック同期型のノイズ除去フィ
ルタ115を用いる。RST入力端子101から入力さ
れた正論のRST信号RS1を2つに分け、一方をAN
D回路112の一入力端子に、他の一方をFF(1)1
07のデータ入力端子に入力する。このフリップフロッ
プの段数を、例えば図1に示すように5段にすること
で、CLK信号CL1の4クロック分に相当する時間長
さ以下のノイズを除去することができる。
の外部からRST入力端子101に入力されるRST信
号RS1に対して、その信号上に乗る長さが不定で任意
の重畳ノイズを除去するためのノイズ除去フィルタとし
て、図1に示すようなクロック同期型のノイズ除去フィ
ルタ115を用いる。RST入力端子101から入力さ
れた正論のRST信号RS1を2つに分け、一方をAN
D回路112の一入力端子に、他の一方をFF(1)1
07のデータ入力端子に入力する。このフリップフロッ
プの段数を、例えば図1に示すように5段にすること
で、CLK信号CL1の4クロック分に相当する時間長
さ以下のノイズを除去することができる。
【0018】図2は本実施の形態のリセット信号制御回
路におけるノイズ除去フィルタの動作を示すタイムチャ
ートである。ここでは、フリップフロップの段数を例え
ば5段とした場合のノイズ除去フィルタの動作を示して
いる。CLK入力端子102にCLK信号CL1が供給
されている状態で、正論の外部リセット信号として、R
ST入力端子101にCLK信号CL1の5クロック分
以上の時間長さを有する極性ハイレベル(Hi)の信号
が入力された時、区間(1)から(7)までの時間だけ
正論のRST信号RS1がHiとなるものとする。
路におけるノイズ除去フィルタの動作を示すタイムチャ
ートである。ここでは、フリップフロップの段数を例え
ば5段とした場合のノイズ除去フィルタの動作を示して
いる。CLK入力端子102にCLK信号CL1が供給
されている状態で、正論の外部リセット信号として、R
ST入力端子101にCLK信号CL1の5クロック分
以上の時間長さを有する極性ハイレベル(Hi)の信号
が入力された時、区間(1)から(7)までの時間だけ
正論のRST信号RS1がHiとなるものとする。
【0019】各々のフリップフロップの動作は次のよう
になる。RST信号RS1をFF(1)107で受けて
FF(1)出力信号FF1は(2)の(a)から(8)
までHiとなり、出力信号FF1をFF(2)108で
受けてFF(2)出力信号FF2は(3)の(b)から
(9)までHiとなり、出力信号FF2をFF(3)1
09で受けてFF(3)出力信号FF3は(4)の
(c)から(10)までHiとなり、出力信号FF3を
FF(4)110で受けてFF(4)出力信号FF4は
(5)の(d)から(11)までHiとなり、出力信号
FF4をFF(5)111で受けてFF(5)出力信号
FF5は(6)の(e)から(12)までHiとなる。
になる。RST信号RS1をFF(1)107で受けて
FF(1)出力信号FF1は(2)の(a)から(8)
までHiとなり、出力信号FF1をFF(2)108で
受けてFF(2)出力信号FF2は(3)の(b)から
(9)までHiとなり、出力信号FF2をFF(3)1
09で受けてFF(3)出力信号FF3は(4)の
(c)から(10)までHiとなり、出力信号FF3を
FF(4)110で受けてFF(4)出力信号FF4は
(5)の(d)から(11)までHiとなり、出力信号
FF4をFF(5)111で受けてFF(5)出力信号
FF5は(6)の(e)から(12)までHiとなる。
【0020】AND回路112はRST信号RS1と信
号FF5との論理積をとるため、AND信号AN1は
(6)の(f)から(7)ではHiとなり、RST出力
端子104からもHiとなった正論のRST出力信号R
O1を出力する。正論の外部リセット信号として、RS
T入力端子101にCLK信号CL1の5クロック分以
上の時間長さがHiであるRST信号RS1が入力され
た場合、RST出力端子104からの正論のRST出力
信号RO1がHiとなる期間が存在するが、逆に外部リ
セット信号としてCLK信号CL1の4クロック分以下
の時間長さがHiであるRST信号RS1が入力された
場合には、RST出力端子104からの正論のRST出
力信号RO1は常にローレベル(Low)となる。
号FF5との論理積をとるため、AND信号AN1は
(6)の(f)から(7)ではHiとなり、RST出力
端子104からもHiとなった正論のRST出力信号R
O1を出力する。正論の外部リセット信号として、RS
T入力端子101にCLK信号CL1の5クロック分以
上の時間長さがHiであるRST信号RS1が入力され
た場合、RST出力端子104からの正論のRST出力
信号RO1がHiとなる期間が存在するが、逆に外部リ
セット信号としてCLK信号CL1の4クロック分以下
の時間長さがHiであるRST信号RS1が入力された
場合には、RST出力端子104からの正論のRST出
力信号RO1は常にローレベル(Low)となる。
【0021】以上のように、ノイズ除去フィルタ115
を例えば5段のフリップフロップで構成した場合には、
CLK信号CL1の4クロック分以下の時間長さがHi
であるノイズ信号について除去することができる。尚、
ノイズ除去フィルタを構成するフリップフロップの段数
をn=Xとすれば、X−1クロック分以下の時間長さが
Hiであるノイズ信号を除去可能であり、このとき、n
は2以上である必要がある。
を例えば5段のフリップフロップで構成した場合には、
CLK信号CL1の4クロック分以下の時間長さがHi
であるノイズ信号について除去することができる。尚、
ノイズ除去フィルタを構成するフリップフロップの段数
をn=Xとすれば、X−1クロック分以下の時間長さが
Hiであるノイズ信号を除去可能であり、このとき、n
は2以上である必要がある。
【0022】図3は図2においてn=5の場合、つまり
フリップフロップの個数を5個とした場合の電源立ち上
がり時の動作を示すタイムチャートである。この時、C
LK入力端子102には、電源立ち上がり時のため、C
LK信号CL1は供給されていない状態であるものとす
る。抵抗105とコンデンサ106で構成される遅延回
路114により、その遅延回路114からPOS入力端
子103に入力されたPOS信号PO1は、電源D1の
電圧波形DH1の立ち上がりより遅れてLowからHi
に変化する。
フリップフロップの個数を5個とした場合の電源立ち上
がり時の動作を示すタイムチャートである。この時、C
LK入力端子102には、電源立ち上がり時のため、C
LK信号CL1は供給されていない状態であるものとす
る。抵抗105とコンデンサ106で構成される遅延回
路114により、その遅延回路114からPOS入力端
子103に入力されたPOS信号PO1は、電源D1の
電圧波形DH1の立ち上がりより遅れてLowからHi
に変化する。
【0023】このように、POS入力端子103からの
POS信号PO1が期間(1)と(2)でLowである
ことにより、各々のフリップフロップ107〜111が
期間(2)でセットされるため、各々のフリップフロッ
プ107〜111はHiの出力信号FF1〜FF5を出
力する。信号FF5はHiであるが、RST入力端子1
01に入力されているRST信号RS1がLowであれ
ば、RST出力端子104からのRST出力信号RO1
はLowとなる。遅延回路114のコンデンサ106に
電荷がたまるとPOS入力端子103はHiとなり、負
論のPOS信号PO1もHiであるため、(3)におい
て、各々のフリップフロップ107〜111のセットが
解除されるが、各々のフリップフロップ107〜111
は、期間(2)において既にセットされているため、H
iを出力する。
POS信号PO1が期間(1)と(2)でLowである
ことにより、各々のフリップフロップ107〜111が
期間(2)でセットされるため、各々のフリップフロッ
プ107〜111はHiの出力信号FF1〜FF5を出
力する。信号FF5はHiであるが、RST入力端子1
01に入力されているRST信号RS1がLowであれ
ば、RST出力端子104からのRST出力信号RO1
はLowとなる。遅延回路114のコンデンサ106に
電荷がたまるとPOS入力端子103はHiとなり、負
論のPOS信号PO1もHiであるため、(3)におい
て、各々のフリップフロップ107〜111のセットが
解除されるが、各々のフリップフロップ107〜111
は、期間(2)において既にセットされているため、H
iを出力する。
【0024】期間(4)ではAND回路112への信号
FF5はHiとなっているため、正論の外部リセット信
号としてRST入力端子101からHiの信号が入力さ
れることで、RST出力端子104からHiである正論
のRST出力信号RO1を出力することができる。この
ようにして、電源立ち上げ時であってCLK信号CL1
が供給されていなくても、正論の外部リセット信号とし
てRST入力端子101にHiのRST信号RO1が入
力されることにより、RST出力端子104からHiで
ある正論のRST出力信号RO1を出力することができ
る。
FF5はHiとなっているため、正論の外部リセット信
号としてRST入力端子101からHiの信号が入力さ
れることで、RST出力端子104からHiである正論
のRST出力信号RO1を出力することができる。この
ようにして、電源立ち上げ時であってCLK信号CL1
が供給されていなくても、正論の外部リセット信号とし
てRST入力端子101にHiのRST信号RO1が入
力されることにより、RST出力端子104からHiで
ある正論のRST出力信号RO1を出力することができ
る。
【0025】
【発明の効果】以上のように本発明によれば、任意の段
数のセット付フリップフロップとAND回路からなるノ
イズ除去フィルタにより、リセット信号上で時間長さが
不定で任意のどのようなノイズでも除去することができ
るとともに、この構成において、電源立ち上げ時などで
クロックが供給されていない状態でも、抵抗とコンデン
サからなる遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力することができる。
数のセット付フリップフロップとAND回路からなるノ
イズ除去フィルタにより、リセット信号上で時間長さが
不定で任意のどのようなノイズでも除去することができ
るとともに、この構成において、電源立ち上げ時などで
クロックが供給されていない状態でも、抵抗とコンデン
サからなる遅延回路からのパワーオンセット信号を、ノ
イズ除去フィルタ内の各フリップフロップのセット信号
として入力することにより、外部からのリセット信号に
対応したリセット信号を出力することができる。
【0026】そのため、外部からのリセット信号に時間
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができる。
長さが不定で任意のノイズが存在する場合でも、そのリ
セット信号による誤動作を防止して、リセット対象シス
テムを確実にリセットすることができる。
【図1】本発明の実施の形態のリセット信号制御回路の
構成を示すブロック図
構成を示すブロック図
【図2】同実施の形態におけるノイズ除去フィルタの動
作を示すタイムチャート
作を示すタイムチャート
【図3】同実施の形態における電源立ち上がり時の動作
を示すタイムチャート
を示すタイムチャート
【図4】従来のリセット信号制御回路の構成を示すブロ
ック図
ック図
101 リセット(RST)入力端子 102 クロック(CLK)入力端子 103 パワーオンセット(POS)入力端子 104 リセット(RST)出力端子 105 抵抗 106 コンデンサ 107 1段目のセット付フリップフロップ(FF
(1)) 108 2段目のセット付フリップフロップ(FF
(2)) 109 3段目のセット付フリップフロップ(FF
(3)) 110 4段目のセット付フリップフロップ(FF
(4)) 111 5段目のセット付フリップフロップ(FF
(5)) 112 AND回路 113 OR回路 114 遅延回路 115 ノイズ除去フィルタ 116 リセット信号制御回路
(1)) 108 2段目のセット付フリップフロップ(FF
(2)) 109 3段目のセット付フリップフロップ(FF
(3)) 110 4段目のセット付フリップフロップ(FF
(4)) 111 5段目のセット付フリップフロップ(FF
(5)) 112 AND回路 113 OR回路 114 遅延回路 115 ノイズ除去フィルタ 116 リセット信号制御回路
Claims (2)
- 【請求項1】 外部からのリセット信号および電源のオ
ンタイミングに対する遅延信号が入力され、前記外部リ
セット信号から長さが不定で任意の重畳ノイズを除去す
るノイズ除去フィルタと、前記ノイズ除去フィルタの出
力信号と内部リセット信号とで論理和信号を出力するO
R回路とを備え、前記外部リセット信号の入力に応じ
て、前記OR回路から、外部システムの動作をリセット
するためのリセット信号を出力するよう構成したことを
特徴とするリセット信号制御回路。 - 【請求項2】 縦続接続された複数のセット端子付フリ
ップフロップと、その最終段からの出力信号と外部から
入力されたリセット信号とで論理積信号を出力するAN
D回路とを有し、前記縦続接続されたセット端子付フリ
ップフロップの初段に前記外部リセット信号が入力可能
で、かつ前記縦続接続されたセット端子付フリップフロ
ップの各段のセット端子に、抵抗およびコンデンサから
なる遅延回路より電源のオンタイミングに対する遅延信
号が入力可能なように構成されたノイズ除去フィルタ
と、前記ノイズ除去フィルタの出力信号と内部リセット
信号とで論理和信号を出力するOR回路とを備え、前記
ノイズ除去フィルタを、前記縦続接続されたセット端子
付フリップフロップの初段に前記外部リセット信号が入
力されたときに、その外部リセット信号に乗る長さが不
定で任意のノイズを除去するよう構成し、前記外部リセ
ット信号の入力に応じて、前記OR回路の出力信号を、
外部システムの動作をリセットするためのリセット信号
とすることを特徴とするリセット信号制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000002058A JP2001195155A (ja) | 2000-01-11 | 2000-01-11 | リセット信号制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000002058A JP2001195155A (ja) | 2000-01-11 | 2000-01-11 | リセット信号制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001195155A true JP2001195155A (ja) | 2001-07-19 |
Family
ID=18531211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000002058A Pending JP2001195155A (ja) | 2000-01-11 | 2000-01-11 | リセット信号制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001195155A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100936818B1 (ko) * | 2002-12-09 | 2010-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러의 리셋 회로 |
CN107681997A (zh) * | 2017-09-27 | 2018-02-09 | 晶晨半导体(上海)股份有限公司 | 一种内置复位电路 |
CN115642900A (zh) * | 2022-12-22 | 2023-01-24 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
-
2000
- 2000-01-11 JP JP2000002058A patent/JP2001195155A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100936818B1 (ko) * | 2002-12-09 | 2010-01-14 | 엘지디스플레이 주식회사 | 타이밍 컨트롤러의 리셋 회로 |
CN107681997A (zh) * | 2017-09-27 | 2018-02-09 | 晶晨半导体(上海)股份有限公司 | 一种内置复位电路 |
CN107681997B (zh) * | 2017-09-27 | 2021-04-27 | 晶晨半导体(上海)股份有限公司 | 一种内置复位电路 |
CN115642900A (zh) * | 2022-12-22 | 2023-01-24 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
CN115642900B (zh) * | 2022-12-22 | 2023-03-28 | 无锡麟聚半导体科技有限公司 | 一种时钟保护电路及时钟芯片 |
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