CN107681997A - 一种内置复位电路 - Google Patents

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Abstract

本发明提供一种内置复位电路，属于集成电路领域，包括：多个D触发器级联构成级联电路，最左端时钟输入端用于接收处理器的时钟信号，最右端级同相位输出端串联反相器以输出复位信号；增强型P沟道MOS管，漏极连接最右端清零输入端，源极连接最右端左侧的清零输入端，栅极连接电平输出端，用于低电平信号以完成复位，反相器的输入端连接最右端的同相位输出端，输出端连接处理器，复位信号在完成复位时保持低电平，在完成复位后保持高电平；一稳压二极管，正极连漏极，负极连源极；第一电阻，连最右端的D触发器的清零输入端，另一端接地；第二电阻，连栅极，另一端接地。发明的有益效果：简化了外部电路设计，并降低了系统总成本。

Description

一种内置复位电路
技术领域
本发明涉及集成电路技术领域，尤其涉及一种内置复位电路。
背景技术
微控制单元(Microcontroller Unit，MCU)或者系统级芯片(System on Chip，SOC)在上电时候需要一个复位信号，复位信号的目的是使MCU或者SOC内部的触发器处在一个稳定的状态。通常，MCU和SOC对复位信号的要求是系统上电后复位信号有一个低电平，持续时间通常要求大于100mS，然后复位信号维持高电平，直到系统再次掉电。
现有技术中，采用内置复位电路的设计导致电路设计较复杂且成本较高，采用外置复位芯片的方案有几个缺点：成本高，设计不简洁，占用PCB面积等缺点。
发明内容
针对现有技术中存在的问题，本发明提供了一种设计简洁且成本较低的内置复位电路。本发明采用如下技术方案：
一种内置复位电路，用于向处理器提供复位信号，包括：
多个D触发器级联构成级联电路，所述级联电路最左端的所述D触发器的时钟输入端用于接收所述处理器的时钟信号，所述级联电路最右端的所述D触发器的同相位输出端串联反相器以输出所述复位信号；
一增强型P沟道MOS管，漏极连接最右端的所述D触发器的清零输入端，源极连接最右端左侧的所述D触发器的清零输入端，栅极连接所述处理器的电平输出端，所述栅极用于接收所述电平输出端输出的低电平信号以使所述处理器完成复位，以及用于接收所述电平输出端输出的高电平信号使所述处理器在完成复位后继续工作；
一稳压二极管，所述稳压二极管的正极连接所述漏极，所述稳压二极管的负极连接所述源极；
一第一电阻，所述第一电阻的一端连接最右端的所述D触发器的清零输入端，另一端接地，所述第一电阻用于在所述处理器完成复位后使最右端的所述D触发器的清零输入端保持低电平；
一第二电阻，所述第二电阻的一端连接所述栅极，另一端接地，所述第二电阻用于使所述增强型P沟道MOS管的栅极在所述处理器完成复位前保持低电平进而使增强型P沟道MOS管源极和漏极导通，最右端的D触发器的清零输入端是高电平。
优选的，所述处理器为微控制单元。
优选的，所述处理器为系统级芯片。
优选的，每个所述D触发器的置位端分别与相邻的所述D触发器的置位端连接，且每个置位端分别连接一电源；
优选的，每个所述D触发器的清零输入端分别与相邻的所述D触发器的清零输入端连接，且每个清零输入端分别连接所述电源。
优选的，每个所述D触发器的数据输入端分别连接自身的反相位输出端。
优选的，最右端的所述D触发器左侧的每个所述D触发器的同相位输出端分别与其右侧相邻的所述D触发器的时钟输入端连接。
优选的，所述反相器的输入端连接最右端的所述D触发器的同相位输出端，所述反向器的输出端连接所述处理器，所述反相器的输出端用于输出所述复位信号；
所述复位信号在所述处理器完成复位前保持低电平，在所述处理器完成复位后保持高电平。
优选的，所述第二电阻用于在所述处理器完成复位前使所述增强型P沟道MOS保持导通状态，使最右端的所述D触发器的清零输入端保持高电位；
以及用于在所述处理器完成复位后使所述增强型P沟道MOS管保持断开状态，使最右端的所述D触发器的清零输入端保持低电位。
本发明的有益效果：简化了外部电路设计，并降低了系统总成本。
附图说明
图1为本发明的一种优选实施例中，一种内置复位电路的电路图；
图2为本发明的一种优选实施例中，D触发器的真值表；
图3为本发明的一种优选实施例中，系统上电后第一个时钟信号为低电平时，内置复位电路的波形示意图；
图4为本发明的一种优选实施例中，系统上电后第一个时钟信号为高电平时，内置复位电路的波形示意图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
如图1-4所示，一种内置复位电路，用于向处理器提供复位信号，其特征在于，包括：
多个D触发器级联构成级联电路，上述级联电路最左端的上述D触发器的时钟输入端用于接收上述处理器的时钟信号，上述级联电路最右端的上述D触发器的同相位输出端串联反相器以输出上述复位信号；
一增强型P沟道MOS管，漏极连接最右端的上述D触发器的清零输入端，源极连接最右端左侧的上述D触发器的清零输入端，栅极连接上述处理器的电平输出端，上述栅极用于接收上述电平输出端输出的低电平信号以使上述处理器完成复位，以及用于接收上述电平输出端输出的高电平信号使上述处理器在完成复位后继续工作，上述反相器的输入端连接最右端的上述D触发器的同相位输出端，上述反向器的输出端连接上述处理器，上述反相器的输出端用于输出上述复位信号，上述复位信号在上述处理器完成复位前保持低电平，在上述处理器完成复位后保持高电平；
一稳压二极管，上述稳压二极管的正极连接上述漏极，上述稳压二极管的负极连接上述源极；
一第一电阻，上述第一电阻的一端连接最右端的上述D触发器的清零输入端，另一端接地，上述第一电阻用于在上述处理器完成复位后使最右端的上述D触发器的清零输入端保持低电平；
一第二电阻，上述第二电阻的一端连接上述栅极，另一端接地，上述第二电阻用于使上述增强型P沟道MOS管的栅极在上述处理器完成复位前保持低电平进而使增强型P沟道MOS管源极和漏极导通，最右端的D触发器的清零输入端是高电平。
进一步的，上述处理器为微控制单元MCU或系统级芯片SOC。
进一步的，每个上述D触发器的置位端分别与相邻的上述D触发器的置位端连接，且每个置位端分别连接一电源；
每个上述D触发器的清零输入端分别与相邻的上述D触发器的清零输入端连接，且每个清零输入端分别连接上述电源；
每个上述D触发器的数据输入端分别连接自身的反相位输出端；
最右端的上述D触发器左侧的每个上述D触发器的同相位输出端分别与其右侧相邻的上述D触发器的时钟输入端连接。
在本实施例中，CLK的来源是共用MCU或SOC的工作时钟信号(晶振)，因此，系统上电后，CLK第一个状态可能是高或低。
参照图1所示，MCU或SOC的GPIO需要一个默认下拉的(PD)的IP，在复位过程中，需要复位信号输出低电平以对MCU或SOC进行复位；
其中，第二电阻R2的作用是使增强型P沟道MOS管Q1的栅极G在MCU或SOC在完成复位前为低，使Q1在MCU或SOC完成复位前保持导通状态，则最右端的上述D触发器Qn的清零输入端为高；
MCU或SOC在完成复位后，通过IO输出高电平使Q1断开，此时，第一电阻R1则把Qn的清零输入端设置为低电平，参考图2所示，根据D触发器的真值表，这是Qn会一直输出低电平，通过非门后，复位信号一直位置在高，CPU正常工作。
参照图3所示，为上电后CLK第一个状态为低时的波形图，在第一段复位时间t1，复位信号reset保持低电平，在第二段复位完后时间t2，通过IO输出高电平，复位信号保持高电平。
参照图4所示，为上电后CLK第一个状态为高时的波形图，在第一段复位时间t1，复位信号reset保持低电平，在第二段复位完后时间t2，通过IO输出高电平，复位信号保持高电平。
当系统掉电后再次上电，则重复上述过程。
本发明实现了一种内置复位的电路设计，简化了外部电路设计，并降低了系统总成本，
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (8)

1.一种内置复位电路，用于向处理器提供复位信号，其特征在于，包括：
多个D触发器级联构成级联电路，所述级联电路最左端的所述D触发器的时钟输入端用于接收所述处理器的时钟信号，所述级联电路最右端的所述D触发器的同相位输出端串联反相器以输出所述复位信号；
一增强型P沟道MOS管，漏极连接最右端的所述D触发器的清零输入端，源极连接最右端左侧的所述D触发器的清零输入端，栅极连接所述处理器的电平输出端，所述栅极用于接收所述电平输出端输出的低电平信号以使所述处理器完成复位，以及用于接收所述电平输出端输出的高电平信号使所述处理器在完成复位后继续工作；
一稳压二极管，所述稳压二极管的正极连接所述漏极，所述稳压二极管的负极连接所述源极；
一第一电阻，所述第一电阻的一端连接最右端的所述D触发器的清零输入端，另一端接地，所述第一电阻用于在所述处理器完成复位后使最右端的所述D触发器的清零输入端保持低电平；
一第二电阻，所述第二电阻的一端连接所述栅极，另一端接地，所述第二电阻用于使所述增强型P沟道MOS管的栅极在所述处理器完成复位前保持低电平进而使增强型P沟道MOS管源极和漏极导通，最右端的D触发器的清零输入端是高电平。
2.根据权利要求1所述的内置复位电路，其特征在于，所述处理器为微控制单元。
3.根据权利要求1所述的内置复位电路，其特征在于，所述处理器为系统级芯片。
4.根据权利要求1所述的内置复位电路，其特征在于，每个所述D触发器的置位端分别与相邻的所述D触发器的置位端连接，且每个置位端分别连接一电源。
5.根据权利要求4所述的内置复位电路，其特征在于，每个所述D触发器的清零输入端分别与相邻的所述D触发器的清零输入端连接，且每个清零输入端分别连接所述电源。
6.根据权利要求1所述的内置复位电路，其特征在于，每个所述D触发器的数据输入端分别连接自身的反相位输出端。
7.根据权利要求1所述的内置复位电路，其特征在于，最右端的所述D触发器左侧的每个所述D触发器的同相位输出端分别与其右侧相邻的所述D触发器的时钟输入端连接。
8.根据权利要求1所述的内置复位电路，其特征在于，所述反相器的输入端连接最右端的所述D触发器的同相位输出端，所述反向器的输出端连接所述处理器，所述反相器的输出端用于输出所述复位信号；
所述复位信号在所述处理器完成复位前保持低电平，在所述处理器完成复位后保持高电平。
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