JPH03251966A - データ処理装置、画像処理装置、シフトレジスタ回路、ルックアップテーブル回路、演算回路、画像処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、逐次入力される時系列データをハードウェア
処理手段によりパイプライン的に処理し、処理結果を逐
次出力するデータ処理装置に係り、特に画像の局所領域
処理に好適なワンチップ形のデータ処理装置に関する。

〔従来の技術〕

大量のデータに対して同一の演算処理を施すデータ処理
としては、シュミレーションにおけるデータ処理や、２
次元データマツプ又は２次元画像データ処理等があり、
これらの処理は一般の逐次形コンピュータでも実行可能
であるが、それらの処理を高速で行うためには、専用の
データ処理装置が望ましい。例えば、画像処理の分野で
は、２次元に配列された画素データに対して、３×３画
素などの局所的な画素データを用いて演算を行う処理（
局所画像処理）を３，９３２，１６０回／秒の速度で行
うことが必要となる。このような高速データ処理を行う
ために、特開昭５９−１４６３６６又は特開昭６２−１
４０１８３に示すような専用のデータ処理装置が開発さ
れている。

〔発明が解決しようとする課題〕

しかし、上記従来の技術では、広く汎用的な局所的画像
処理を行うために加減算回路、乗除算回路などを組合せ
、場合によってはそれらの回路を時分割で数回利用する
ことにより演算を行っている。そのため、回路の構成、
又はデータ処理装置を流れるデータのタイミングの管理
が複雑となり、装置の設計、動作テストも難しいという
問題がある。

また、回路が複雑になるためワンチップのＬＳ■回路に
納まらず、複数のＬＳＩや外付は回路を用いてデータ処
理装置を構成しなければならないという問題がある。こ
れらの問題は、更にそのデータ処理装置を使用するユー
ザにとっても、またその装置を使用したシステムを構成
する上で高度な知識を必要とし、システム構成を難しく
していた。

本発明の目的は、複数のデータを時系列的に入力し、該
複数のデータ中の一のデータに対し、該一のデータと時
間的に一定の相対関係にある一定数のデータを用いで、
所定の演算処理を施して出力するデータ処理装置を、ハ
ードウェア回路を用いて簡単な構成により実現できかつ
データ処理タイミングの管理が簡単で、ワンチップＬＳ
Ｉ回路に実現できるものとすることにある。

また、上記目的に加え、局所画像処理に好適な画像処理
装置を提供することにある。

また、上記画像処理装置を実現するに好適な構成の回路
要素を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のデータ処理装置は、
複数のデータを時系列的に入力し、該複数のデータ中の
一のデータに対し、該一のデータと時間的に相対関係に
ある一定数のデータを用いて、所定の演算処理を施して
出力するデータ処理であって、前記入力される前記一の
データを含む各データをそれぞれ前記相対関係に応じて
遅延させ、最後に人力されるデータと同一のタイミング
で出力する遅延回路と、該遅延回路から出力される各デ
ータを入力し前記所定の演算処理を施す演算処理回路と
を有してなることを特徴とする。

また、本発明の画像処理装置は、画素データ遅延回路と
、ルックアップテーブル回路と、演算処理回路とを含ん
でなる画像処理装置であって、前記画素データ遅延回路
は、２次元配列の画素データを時系列に入力し、該入力
される一の画素データと該一の画素データに対応する画
素に隣接する画素の隣接画素データを、それぞれ前記時
系列の相対関係に応じて遅延させ、最後に入力される前
記隣接画素データと同一のタイミングで出力するものと
され、前記ルックアップテーブル回路は、前記画素デー
タ遅延回路から入力される各画素データに対応させて設
けられたメモリと該メモリの駆動回路とを有し、該各メ
モリは、前記各画素データをアドレスとし該アドレスに
対応するニリアに各画素データを予め定められた関数に
より処理してなる処理データが格納されてなり、前記メ
モリの駆動回路は、前記入力される画素データに対応す
る前記処理データを前記メモリから読み出して出力する
ものとされてなり、 前記演算処理回路は、前記各ルックアップテーブル回路
の出力データを入力し、これらを所定の加減算により処
理して出力するものとされたものである。

なお、上記画像処理装置に画像制御信号遅延回路を設け
、該制御信号遅延回路は、画像制御信号を入力し、該画
像制御信号を前記画素データ遅延回路と前記ルックアッ
プテーブル回路と、前記演算処理回路とによる前記一の
画素データの遅延時間に応じて遅延させて出力するもの
とされ、前記画素データ遅延回路は、前記画像制御信号
のブランキング期間に同期させて前記画素データの入力
がホールドされるものとすることができる。

また、前記画素データ遅延回路が、２つのメモリと、該
メモリの駆動回路とを有し、入力されるｎビットの時系
列画素データをｎビット遅延させて出力するシフトレジ
スタ回路を含んでなり、前記メモリは、それぞれ少くと
もｎ　／　２ワードのメモリエリアを有してなり、前記
メモリ駆動回路は、順次入力される画素データを前記２
つのメモリに交互に書き込むとともに、該書き込まれた
画素データをｎビット遅れて交互に読み出すものとする
ことができる。

また、前記ルックアップテーブル回路が、メモリと、定
数レジスタと、第１と第２のマルチプレクサとを有し、
前記第１のマルチプレクサは通常モードのアドレスと設
定モードのアドレスを入力し、該２つのアドレスの一方
を別に入力される選択信号により選択して前記メモリの
アドレス入力とするものとされ、前記第２のマルチプレ
クサは前記メモリと前記定数レジスタの出力を入力し、
該２つの出力の一方を別に入力されるモード切換信号に
より選択して出力するものとされ、前記メモリは入力さ
れる書き込み制御信号により別に入力される設定データ
を前記アドレス入力に対応するメモリエリアに格納する
ものとされ、前記定数レジスタは前記モード切換信号に
より別に入力される設定データを蓄積するものとするこ
とができる。

また、前記演算処理回路が、２つの入力データを別に入
力されるセレクト信号に応じて加算又は減算する加減算
回路と、予め定められた上限値又は下限値を発生する上
下限値発生回路と、前記加減算回路の演算出力と前記上
下限値発生回路の上限値又は下限値とを入力し、いずれ
か一方を選択して出力するマルチプレクサとを有し、該
マルチプレクサは前記加減算回路からオーバーフロー信
号又はアンダーフロー信号が出力されたとき前記上限値
又は下限値を選択して出力するものとすることができる
。

さらに、前記演算処理回路に、前記加減算回路の出力と
前記２つの入力データとを入力し、いずれか一方を選択
して出力する第２のマルチプレクサを設け、該第２のマ
ルチプレクサは前記セレクト信号が減算のときに前記オ
ーバーフロー信号が出力されたときは前記２つの入力デ
ータの内の減算側の入力データを最大値として出力し、
前記セレクト信号が加算のときは前記マルチプレクサの
８方を出力するものとすることができる。

また、前記ルックアップテーブル回路に第１と第２のト
ライステッドバッファとを設け、前記第１のトライステ
ッドバッファは別に入力される制御信号により前記通常
のアドレスを外部に出力するものとされ、前記第２のト
ライステッドバッファは別に入力される制御信号により
前記第２のマルチプレクサの出力を外部に出力するもの
とすることができる。

また、本発明の画像処理装置を実現するに好適な構成回
路は、次のとおりである。

画像データ遅延回路は、２つのメモリと、該メモリの駆
動回路とを有し、入力されるｎビットの時系列データを
ｎビット遅延させて出力するシフトレジスタ回路を有す
るものとし、前記は、それぞれ少くともｎ　／　２ワー
ドのメモリエリアを有してなり、前記メモリ駆動回路は
、順次入力されるデータを前記２つのメモリに交互に書
き込むとともに、該書き込まれたデータをｎビット遅れ
て交互に読み呂すものとすることが望ましい。

ルックアップテーブル回路は、メモリと、定数レジスタ
と、第１と第２のマルチプレクサとを有するものとし、
前記第１のマルチプレクサは通常モードのアドレスと設
定モードのアドレスを入力し、該２つのアドレスの一方
を別に入力される選択信号により選択して前記メモリの
アドレス入力とするものとされ、前記第２のマルチプレ
クサは前記メモリと前記定数レジスタの出力を入力し、
該２つの出力の一方を別に入力されるモード切換信号に
より選択して出力するものとされ、前記メモリは入力さ
れる書き込み制御信号により別に入力される設定データ
を前記アドレス入力に対応するメモリエリアに格納する
ものとされ、前記定数レジスタは前記モード切換信号に
より別に入力される設定データを蓄積するものとされて
なることが望ましい。

演算処理回路は、２つの入力データを別に入力されるセ
レクト信号に応じて加算又は減算する加減算回路と、予
め定められた上限値又は下限値を発生する上下限値発生
回路と、前記加減算回路の演算出力と前記上下限値発生
回路の上限値又は下限値とを入力し、いずれか一方を選
択して出力するマルチプレクサとを有するものとし、該
マルチプレクサは前記加減算回路からオーバーフロー信
号又はアンダーフロー信号が出力されたとき前記上限値
又は下限値を選択して出力するものとすることが望まし
い。また、前記加減算回路の出力と前記２つの入力デー
タとを入力し、いずれか一方を選択して出力する第２の
マルチプレクサを設け、該第２のマルチプレクサは前記
セレクト信号が減算のときに前記オーバーフロー信号が
出力されたときは前記２つの入力データの内の減算側の
入力データを最大値として出力し、前記セレクト信号が
加算のときは前記マルチプレクサの出力を出力するもの
とすることができる。

〔作用〕

このように構成されることから、本発明によれば、次の
作用により上記目的が達成される。

本発明のデータ処理装置によれば、遅延回路によって、
時系列に入力される一のデータを含む各データがそれぞ
れ時系列の相対関係に応して遅延され、最後に入力され
るデータと同一のタイミングで出力される。したがって
、データ処理タイミングの管理が不要となる。また、こ
の様な遅延回路は、ハードウェアにより容易に形成でき
る。そして、この遅延回路から出力される各データを入
力し所定の演算処理を施す演算処理回路も、ハードウェ
アにより簡単な構成により実現できる。

また、本発明の画像処理装置によれば、画素データ遅延
回路によって、処理対象の一の画素データとこれに隣接
する画素の隣接画素データが、同一のタイミングで出力
される。そして、ルックアツブテーブル回路により、そ
れらの画素データをアドレスとし予め定められた関数に
より処理してなる処理データが読み出される。この読み
出された処理画素データは、演算処理回路により所定の
加減算処理がなされ、局所領域処理された画素データが
入力画素データと同様な時系列画素データとして出力さ
れる。

なお、一般に２次元画像データには水平ラインごとまた
は一画面ごとにブランキング信号（画素データとしては
無効な信号）を含む画像制御信号が含まれる。これに対
しては、画像制御信号遅延回路を設け、これにより画像
制御信号を前記画素データ遅延回路と前記ルックアップ
テーブル回路と、前記演算処理回路とによる前記一の画
素データの遅延時間に応じて遅延させて出力するものと
することにより、画素データと画像制御信号との同期関
係を保持しつつ出力することができる。その結果、デー
タの流れが簡明となり、装置の設計や動作テストが容易
になる。なお、この場合、前記画素データ遅延回路は、
前記画像制御信号のブランキング期間に同期させて前記
画素データの入力をホールドするようにすると、その分
遅延回路の段数を少なくできる。

また、画素データ遅延回路のシフトレジスタを、２つの
メモリと、該メモリの駆動回路とを有して構成したもの
によれば、単位遅延回路を遅延時間に応じて直列接続す
る場合よりも小形になる。

しかも、個々の画素データの入力に合わせてカウンタを
駆動するようにし、そのカウント値をメモリアドレスと
することにより、画素データの数に応じ必要な遅延を行
わせる可変長シフトレジスタとして作用する。

また、局所領域画素の演算処理にががる定数倍演算を、
メモリを用いたルックアップテーブル回路により行う構
成としたことから、演算回路のサイズを小形にでき、上
記のシフトレジスタの小形化とあわせ１画像処理装置を
ワンチップＬＳＩに実装することが可能になる。しかも
、ルックアップテーブル回路を用いたことから、定数倍
演算だけでなく、任意の関数による演算処理を行わせる
ことが可能となり、演算内容にかなりの汎用性を持たせ
ることができる。これに加え、ルックアップテーブル回
路に定数レジスタを設けたものによれば、回路動作のテ
ストを簡単に行うことができる。しかも、画像データの
演算処理時には、ルックアップテーブルのデータを書き
換えることなく、−時的に定数出力を得ることができる
という付加的な機能を持たせることが可能になる。

また、加減算を行う演算回路を上下限リミッタ付きとし
たものによれば、演算結果がオーバーフロー又はアンダ
ーフローしても、出力データが不連続に飛んでしまうこ
とがない。その結果、本来の滑らかな変化に近い画像デ
ータとして、意味のある演算結果が得られる。なお、リ
ミッタ付きの演算化の減算を利用して、最大値選択を行
う回路を容易に構成できる。

また、制御回路を介して、その回路内の制御レジスタや
ルックアップテーブル回路の設定状態を、全て外部から
読み出し可能にしたことがら１画像処理装置を制御する
上位装置のソフトによりそれらの設定状態を記憶してお
かなくても、いつでも画像処理装置の状態を知ることが
できる。その結果、画像処理システム全体との関係で機
能診断に利用できる。また、ソフトで記憶している状態
と実際の画像処理装置の状態との不一致によるバグを防
止できる。さらに、ルックアップテーブル回路の入力ア
ドレスデータをそのまま外部に出力するモニタ端子を設
けたものによれば、画像処理装置の動作テストを組織的
に行うことができる。

２次元元画素データを走査して得られる、各ラインの時
系列データの区切り等を識別するための画像制御信号を
、画像データと同期させて人出刃するようにしているこ
とから、本発明に係る画像処理装置を用いて画像処理シ
ステムを構成するにあたり、データ信号線の扱いが簡明
となり、システムの構成を組織的に行うことができる。

〔実施例〕

以下、本発明の実施例に基づいて説明する。

第１図に、本発明を適用してなる画像処理装置の全体構
成図を示す。本実施例装置はワンチップＬＳＩに実装さ
れたものである。本実施例の画像処理機能は、２次元の
画像データに対して隣接４近傍画素に関する局所領域演
算を行うことである。

即ち、画像を構成する各画素に対して、その画素とその
上下・左右に隣接する４個の画素のデータを用いて演算
を行い、その結果を２次元の画素データとして出力する
ことである。この局所領域演算は、以下の式（１）によ
り定義することができる。まず、２次元の画像データを
第２図に示すようなｍＸｎ個の画素データの集合とし、
各画素データを左上隅から順に番号付けして、Ｐｉｊ（
ＣＩ−ｍ。

ｊ＝１−ｎ）により表現する。この画像データに対する
局所領域演算とは１画像を構成する任意の画素データＰ
ｉｊに対して、その４隣接画素データＰト、ｅＪｙＰ、
＋□＊Ｊ、Ｐｉ＊Ｊ−１ｙ　ＰｉｓＪや、を用いてｑ　
ｉＪ：　ｋ　　（ａ６Ｐ＊Ｊ＋　　ａｘＰｓ−ｘ、＊＋
　ａ２Ｐｔ＋８．。

＋　ａ　、Ｐｌ　ｅＪ　−１＋　ａ　４Ｐ丈０、。、）
　　（１）を計算することである。局所領域演算の具体
的な用途としては、画像の濃淡変化を滑らかにするスム
ージング処理や濃淡の急変点を検出するエツジ検出等を
上げるための処理に用いる。

４隣接近傍画素に関する局所領域演算は、画像処理にお
いて最も本質的なものであり、本実施例はこの局所領域
演算を行う画像処理装置に関するものである。但し、任
意サイズの局所領域演算を行う画像処理装置についても
１本実施例の回路構成と同様の手法により構成すること
ができる。

（装置の全体構成） 第１図に示すように、本実施例の主要回路は、ｎ段のシ
フトレジスタ回路１，２．３とルックアップテーブル回
路４，５，６，７，８，９と、演算回路１０，１１，１
２，１３と、制御回路１４と、信号遅延回路１５〜３８
を有して構成されている。また、画素データのデータ入
力端子５０、制御信号入力端子５１ａ、ｂ、データ出力
端子５２、制御信号出力端子５３ａ、ｂ、モニタ出力端
子５４、制御回路へのアドレス入力端子５５、制御デー
タ入力端子５６．入力出力制御端子５７ａ−ｃ、制御デ
ータ出力端子５８、クロック信号入力端子５９の各端子
が設けられている。図中太い線で示した信号線はデータ
幅Ｓビットのデータ信号線を表し、細い線で示した信号
線は制御信号線を表す。また、白抜きの線はデータ線、
アドレス線、制御線からなるバスタイブの信号線を表す
。

クロック信号入力端子５９より入力されたクロック信号
は、図中全ての回路に供給され、全ての回路はこのクロ
ック信号と同期して動作する。即ち、このクロック信号
によりｎ段のシフトレジスタ回路１，２．３は、取り込
んだデータをｎクロックサイクルだけ遅延させて出力し
、信号遅延回路１５〜３８は１クロツクサイクルだけ遅
延させて出力する。また、演算回路１０，１１，１２゜
１３、ルックアップテーブル回路４，５，６，７゜８．
９も、このクロック信号と同期して入力データに対する
処理結果を１クロツクサイクルの後に出力するように設
計しである。

なお、ルックアップテーブル回路４，５，６゜７．８．
９は、この順にに＝ｏ、１，２，３，４゜５の番号をっ
け、以下必要に応じてに番目のルックアップテーブル回
路と呼ぶことがある。

（装置の各部構成及び動作） ここで、第１図実施例の各回路の構成を動作とともに説
明する。

画素データは、データ入力端子５０よりデータ１ｔｉｓ
ビツトのデータとして１クロツクサイクルにつき１デー
タの割合で入力される。データは画像の左上隅の画素よ
りＰ　ｘ＋１ｔ　ｐ、、２．　”””ＨＰ４．ｎ　＋Ｐ
！＋１１・・・・・・ｇ　Ｐ　ａｌｌ　ｎ　ｇ・・・・
・・、Ｐｍ、ｎの順に時系列により入力される６人力さ
れたデータはシフトレジスタ回路２，３、信号遅延回路
３１，３２゜３３．３４，３５．３６により、それぞれ
３゜２＋ｎ、４＋ｎ、３＋ｎ、３＋２ｎサイクル分だけ
遅延してルックアップテーブル回路４，５，６゜７．８
に入力される。このときルックアップテーブル回路７に
入力されるデータＰＩＪのタイミングを基準に考えると
、その他のルックアップテーブル回路４，５，６．８へ
入力されるデータのタイミングは、それぞれ−ｎ、−１
，＋１．＋ｎサイクルずれている０画素データは１画像
の左上隅から順に入力されるので、ちょうど画素データ
Ｐ１Ｊがルックアップテーブル回路７に入力される時に
Ｐ１□＋ＪＩＰｌ＋Ｊ−□ｔＰＩ＋Ｊ＋０．Ｐｔや１．
、に相当する画素データがルックアップテーブル回路４
，５゜６．８に同一タイミングで入力されることになる
。

ルックアップテーブル回路はメモリの一種であり、入力
された画素データをアドレスとし、そのアドレスに書き
込まれているデータを出力する。ルックアップテーブル
のアドレスＸに値ａＸのデータを格納しておくことによ
り、入力データを８倍する演算を行うことができる。こ
のようにして各画素データをルックアップテーブルによ
りａｏｔ　ａｌｔａｚｌ　ａ３倍したものを演算回路１
０，１１，１２゜１３により加え合わせ、ルックアップ
テーブル回路９により更にに倍して出力する。ここで、
演算回路１０，１１，１２，１３はデータを入力してか
ら演算結果を得るまでに１クロツクサイクルの遅延が生
じるので、ルックアップテーブル回路７と演算回路１３
の間に信号遅延回路３７．３８を置くことにより演算回
路１３のデータの入力タイミングを合わせることができ
る。

本実施例装置に入力する画像データをビデオ信号のよう
な映像信号から得る場合１画像データは一般に第３図に
示すような時系列データになる。

即ち、１画像をｍ　Ｘ　ｎ画素のデータに分解した場合
、１ライン分の画像データｎ個が続いた後、走査線の水
平帰還と水平方向画像外領域のためのホリゾンタル・ブ
ランキング（以下ＨＢと略記）の間だけＮｈ個の無効デ
ータが続き、再び次のラインに相当するデータが続く。

そして、ｍライン分の画像データの後に走査線の垂直帰
還と垂直方向画像外領域のためのパーティカル・ブラン
キング（以下ＶＢと略記）の間だけＮｖ　Ｘ　（ｎ　＋
　Ｎｈ）個の無効データが続く。したがって、これらの
無効データの識別と１画面の先頭データの識別のために
同図に示すようなＨＢ倍信号ＶＢ信号が必要である。第
３図では、ＨＢ倍信号ＶＢ信号が共に１であるところの
画像データが有効であり、ＶＢ信号が０から１に変化す
るところが１画面の先頭であることを示している。

一方、上述した画素データ処理の各回路により、データ
入力端子５０から入力したデータ信号とデータ出力端５
２から出力されるデータ信号の間で遅延が生じる。そこ
で、制御信号入力端子５１ａ。

５１ｂよりデータ信号と同一のタイミングで入力したＨ
Ｂ倍信号ＶＢ信号を、処理結果のデータ信号と同一のタ
イミングで制御信号出力端子５３ａ。

ｂより出力するために、信号遅延回路を設ける必要があ
る。第１図中の信号遅延回路１５〜３０とシフトレジス
タ回路１はこのためのものである。

第１図において画素データＰＩＪは、データ入力端子５
０より入力されてからルックアップテーブル回路７に到
達するまでに、３個の信号遅延回路３１．３２．３４と
１個のシフトレジスタ回路２を通過する。また、ルック
アップテーブル回路７からの出力データは、２個の信号
遅延回路３７゜３８と演算回路１３、及びルックアップ
テーブル回路９を経てデータ出力端子５２よりｑｌＪと
して出力される。従って、ＰＩＪが入力されてから（１
１Ｊが出力されるまでの遅延時間は、合計ｎ　＋　８ク
ロツクサイクルとなる。ゆえに、ＨＢ倍信号ＶＢ信号に
はｎ＋８クロツクサイクル分の遅延回路を用意すればよ
い。但し、ＨＢ倍信号１ライン毎に繰り返す信号なので
１ライン分の遅延（ｎクロックサイクル）を作るシフト
レジスタ回路は省略することができる。

実際の１ライン分の時間は、画像データのためのｎクロ
ックサイクルとＨＢのためのＮｈクロックサイクルを合
わせた（ｎ十Ｎｈ）クロックサイクルであるが、Ｎｈｎ
クロックサイクル無効データの間、シフトレジスタ回路
１，２．３と信号遅延回路３３，３４，３５，３６，２
５をホールド状態にして無効データを読み込まないよう
にすることにより、ｎ段のシフトレジスタ回路１で１ラ
イン分の遅延時間を作ることができる。第１図中の制御
信号６０ａ、６０ｂは、このためのもので、ＨＢ倍信号
パ０”の間（即ちＨＢ・タイミングの間）シフトレジス
タ回路１，２．３及び信号遅延回路２５，３３，３４，
３５．３６をホールド状態にする。

制御回路１４は、装置の外部からアドレス入力端子５５
、制御データ入力端子５６、入出力制御端子５７ａ、５
７ｂ、５７ｃ、制御データ出力端子５８を用いてルック
アップテーブル回路４，５゜６．７，８．９のテーブル
データや制御用レジスタの内容を書き換えることにより
演算回路やルックアップテーブル回路の機能を切り換え
るための回路である。通常、これらの素子制御用の端子
５５．５６，５７ａ、５７ｂ、５７ｃ、５８は、ＣＰＵ
のバス信号線などに接続し、ＣＰＵにより本画像処理装
置の制御を行う。

上述したように、第１図実施例によれば、シフトレジス
タ回路２，３と信号遅延回路３１，３２゜３３．３４，
３５．３６からなる画素データ遅延回路により、時系列
に入力される一の画素データＰｉＪと、この画素データ
Ｐｔ、に隣接する４画素への画素データＰｉ−１，Ｊ　
ｐｉ＊Ｊ−、Ｐｔ＊ａ＋□Ｐ、や０８、を、それぞれ時
系列の相対関係に応じて遅延させ、最後に入力される隣
接画素データＰ　Ｉ＋１＊Ｊと同一のタイミングで出力
される。これらの５つの画素データがそれぞれルックア
ップテーブル回路４゜５．６，７．８に入力されると、
予め各画素データをアドレスとするメモリエリアに格納
されている該アドレスを定数倍した処理データが読み出
し出力される。この読み出された処理データは演算回路
１０〜１３と信号遅延回路３７．３８からなる演算処理
回路により、予め定められた加算処理がなされ、ルック
アップテーブル回路９によりゲインｋが乗じられ、デー
タ出力端子５２から処理画素データとして出力される。

即ち、本実施例によれば、一の画素データの演算処理に
用いる隣接画素データを、画素データ遅延回路により同
一のタイミングに合わせるとともに、画素データの局所
領域演算の定数倍処理をルックアップテーブル回路を用
いて行なわせ、それらの出力の加算処理を加算回路素子
からなる演算処理回路により行なわせる構成としたこと
から、画像処理装置内での信号の流れが簡明になり、回
路設計や動作テストが容易になる。

また、ルックアップテーブル回路４〜９をメモリを用い
て構成したことから、演算回路を用いて構成する場合よ
りも回路サイズを小形にできる。

さらに後述するようにシフトレジスタ回路１〜３をメモ
リを用いて構成すれば、１ビツトの遅延回路をｎ段設け
るより場合よりも回路サイズを小さくでき、第１図の画
像処理装置をワンチップＬＳＩに実装することが可能に
なる。

また、第１図実施例では、ルックアップテーブル回路４
〜９は入力される画素データを定数倍するものとして説
明したが、データ処理の内容によっては任意の関数を作
用させることができる。すなわち、画素データがアドレ
スＸであった場合、そのアドレスＸに対応するエリアに
ｆ　（ｘ）を格納すれば、画素データを任意の関数ｆで
処理でき、演算の種類に汎用性をもたせることができる
。

また、２次元画素データの時系列データとともに、水平
走査と垂直走査に係る各ラインの先頭と区切り等を識別
する画像制御信号を入力し、これに同期して画像データ
遅延回路をホールドする一方、画像データの処理に係る
各回路の遅延分だけ画像制御信号を遅延させて出力する
ようにしたことから、本実施例装置を用いて画像処理シ
ステムを構成する際に、データ信号線の取扱いが判り易
いものになる・ 次に、第１図実施例の主要回路の具体的な実施例につい
て詳しく説明する。なお、以下の説明において、本画像
処理装置で取り扱う画素データはＳビットの符号付きデ
ータであるものとする。また、データをビットごとに説
明する場合には、最下位ビットから順に１．２．３・・
・・の番号を付けて呼ぶことにする。

（シフトレジスタ回路） 第４図はシフトレジスタ回路１，２又は３の詳細構造を
示す。図示のようにメモリ１０２、カウンター１０３、
Ｄフリップフロップ（以下ＤＦＦと略記）１０４〜１０
６、ラッチ１０７、ストローブ信号生成回路１０８，１
０９、否定（ＮＯＴ）回路１１０，１１１を含んでなる
。また、データ入力端子１２０、データ出力端子１２１
、制御入力端子１２２が設けられている。

メモリ１０１，１０２は、ＷＲＩＴＥ　　ＥＮＡＢＬＥ
信号が１のときに、ＡＤＤＲＥＳＳ信号で与えるアドレ
スにＤＡＴＡ　　ＩＮ信号により与えるデータを書き込
む。そして、０ＵＴＰＵＴ　ＥＮＡＢＬＥ信号が１のと
きに、ＡＤＤＲＥＳＳ信号で与えるアドレスのデータを
ＤＡＴＡ　ＯＵＴ信号として出力する。

カウンター１０３は、Ｃ０ＵＮＴ信号がＯでＬＯＡＤ信
号が１のとき、ＩＮ信号のデータを内部に取り込み、Ｃ
０ＵＮＴ信号が１でＬＯＡＤ信号が０のとき、内部に取
り込んでいるデータを１増加させる。そして、内部のデ
ータは常にＯＵＴ信号として出力される。

ＤＦＦ１０５とラッチ１０７は、それぞれ入力データと
出力データを一時的に保持するためのものであり、ＬＯ
ＡＤ信号が１のとき入力データを取り込み、０の時は現
在の値を保持する。出力側には常に現在の値を出力する
。

ストローブ信号生成回路１０８，１０９は、メモリの内
容を読み出すための読みだしストローブ信号を生成する
ものである。

なお、シフトレジスタ回路は、ＤＦＦを必要な段数だけ
直列に接続することによっても構成することができるが
、回路のサイズを小さくするため、本実施例では２ブロ
ツクのメモリを用いている。

つまりｎ段のシフトレジスタ回路は、新しいデータが入
力されるときと同一時に、ｎクロックサイクル前のデー
タが出力される。しかし、通常のメモリは読み出し動作
と書き込み動作を同時に行うことができないので、２つ
のメモリを用意して交互にアクセスすることによりこれ
を実現しているのである。

第５図は、第４図のシフトレジスタ回路の動作を説明す
る図である。図には８段のシフトレジスタの例を示しで
あるヵ第１のデータ“０″は、メモリ１０１のアドレス
Ｏに書き込み、そのときメモリ１０２アドレスＯのデー
タを読み出す（第５図（ａ））。第２のデータ“１”は
メモリ１０２のアドレスＯに書き込み、その時メモリ１
０１のアドレス１のデータを読み出す（第５図（ｂ））
。このように読み書き交互に繰り返し、読み出しまたは
書き込みのアドレスが３（シフト段数／２−１に相当）
になったら再びＯに戻り、同じ動作を繰り返す。これに
より同図の第９ステツプ（第５図（ｉ））の状態に示す
ように、９番目のデータ１（８Ｉ＋が入力されるときに
８ステツプ前のデータ１１０　Ｉ＋が出力される。

このような動作を実現するメモリのアクセス手順は、第
６図に示す方法により作ることができる。

まず、１ステツプに１づつ増加する数列１２３ａを生成
する。この数列１２３ａは第４図のカウンタ１０３によ
り実現できる。但し、数字が８（シフト段数に相当）に
達したらカウンタ１０３をリセットしてＯに戻るように
する。次に、この数列１２３ａを２で割った数列１２４
ａを生成する。

この数列１２４ａはカウンタ１０３の出力の最下位ビッ
トを除いたビット信号により得られる。そして、２で割
った余りがＯのステップを読み出しのタイミングとし、
１のステップを書き込みのタイミングとする。この２で
割った余りはカウンタ１０３の出力の最下位ビットによ
り与えられる。

これによりメモリ１０１のアクセス手順が完成する。一
方、メモリ１０１のアクセス手順を０ＦＦ１０４で１ス
テツプだけ遅らせた数列１２５ａがメモリ１０２のアク
セス手順となる。第６図では、数列の２番目以降が第５
図の（ａ）から（１）の動作に対応している。

このような２つのメモリによるシフトレジスタ回路は、
一般にｎ段（但しｎは偶数）のものについても同様の方
法により構成することができる。

即ち、ｎ／２ワードのメモリを用意し、メモリアクセス
手順の生成において数列１２３ａをｎ−１まで増加する
数列にすればよい。

第４図においてカウンター１０３は、数列１２３ａを生
成するためのものであり、その出力１２３の最下位ビッ
トを除いた信号１２４が数列１２４ａに相当する。また
、１２３の最下位ビットの信号１２６は、数列１２３ａ
をで割った余りに相当するので、これによりメモリ１０
１のアクセス制御信号を生成する。一方、メモリ１０２
のアクセス制御信号は、信号１２４，１２６をＤＦＦ１
０４で１クロツクサイクル遅延した信号１２５゜１２７
により生成する。

制御入力端子１２２は、ＨＢ倍信号接続さ九ており、入
力データが有効である間は、シフトレジスタ回路を動作
状態にし、無効になるとホールド状態にする。始め、入
力データは無効の状態で。

制御入力端子１２２はＯとなり、カウンター１０３には
Ｏがロードされている。そして、入力データが有効にな
ると、制御入力端子１２２が１となり、カウンター１０
３は、カウントアツプを始める。そして、１ライン分の
画像データが入力されて、再び入力データが無効になる
と、カウンター１０３にＯがロードされる。

入力データが有効である期間をｎクロックサイクルとす
ると、カウンター１０３は０からｎ−１までのカウント
アツプを繰り返すことになる。従って、シフトレジスタ
回路全体としてはｎ段のシフトレジスタとして機能する
。また、入力データが無効であるＨＢタイミングの期間
は、カウンターは０のままであり、かつＤＦＦ　１０５
のロード信号がＯとなるので、入力データはシフトレジ
スタ回路内に読み込まれない。さらに、ＤＦＦＩＯ４の
ロード信号もＯとなるので、メモリ１０２へのアクセス
信号は、最後に入力データが有効であったときのものが
保持され、次に入力データが有効になった時へ矛盾なく
引き継ぐことができる。

上述したように、本実施例シフトレジスタ回路のシフト
段数は可変であり、制御入力端子から入力されるＨＢ倍
信号より決めることができる。即ち、１ラインの画素数
やＨＢタイミングの長さがどんなものであっても、画素
データに正しく対応したＨＢ倍信号入力されれば、正し
く動作することが可能である。従って、実装したメモリ
１０１゜１０２のワード数が許す限り、任意のサイズの
画像データに対して対応することが可能である。

なお、第１図において、シフトレジスタ回路１゜２．３
は共に同一の制御信号線６０ａにより動作／ホールド状
態が制御されているので、これらをまとめて（ｓ＋ｓ＋
１）ビットのシフトレジスタとすることができる。これ
により第４図のメモリ１０１．１０２と０ＦＦ１０５，
１０７を除き、カウンター１０３、ＤＦＦ１０４，１０
６などからなる制御部を２組省略することができる。

（ルックアップテーブル回路） 第７図はルックアップテーブル回路４，５，６゜７．８
又は９の詳細構造を示す。図示のように、メモリ４ｏ１
、マルチプレクサ（ＭＵＸ）４０２゜４０３は定数レジ
スタ（ＲＥＧ）４０４、ラッチ（ＬＡＴ）４０５，４０
６、トライステートバッファ４０７，４０８、モード切
り換え用論理回路４０９を有してなる。また、アドレス
入力端子４１０．４１１、データ入力端子４１２、デー
タ出力端子４１３，４１４、ボートセレクト信号入力端
子４１５、モード切り換え信号入力端子４１６、書き込
み制御信号入力端子４１７．読みだし制御信号入力端子
４１８、モニタ出力制御信号端子４１９、モニタ出力信
号端子４２０が設けられている。マルチプレクサ４０２
，４０３は２つの入力端子と１つの高力端子を持ち、Ａ
信号がＯのとき０側の入力を出力し、１のとき１側の入
力を出力する。トライステートバッファ４０７，４０８
は、ＥＮＡＢＬＥ信号がＯのとき入力と出力の間を切断
状態とし、１のとき接続状態とする。定数レジスタ４０
４はＬＯＡＤ信号が１のとき入力データを取り込み、０
のときは現在の値を保持する。出力には常に現在保持し
ている値を出力する。

機能的にはＤＦＦと同様である。

ルックアップテーブル回路は、入力されたデータをアド
レスとして、そのアドレスの内容を出力するルックアッ
プテーブルとしての通常動作と、テーブルの内容を設定
したり、設定した内容を確認する設定動作の２つの動作
を行う必要がある。

このため、アドレス入力端子、データ出力端子を２つず
つ持ったメモリが必要となる。このような端子を備えた
メモリとしてデュアルポートメモリがあるが、これは通
常のメモリに比べて大きな面積を占める回路となる。一
方、通常のメモリは、コンパクトであるが、アドレス入
力端子、データ出力端子を１つずつしか備えていない。

ここに示すルックアップテーブル回路は、通常のメモリ
に制御回路を付加することによりコンパクトな回路を実
現したものである。

次に、本ルックアップテーブル回路の動作について説明
する。本回路の機能は、ボートセレクト信号４１５、モ
ード切り換え信号４１６．書き込み制御信号４１７、読
み出し制御信号４１８により制御される。各信号の状態
による回路の動作を第１表に示す。

アドレス入力端子４１０とデータ出力端子４１３は、ル
ックアップテーブルの通常動作時のアドレス入力、デー
タ出力を行うための端子である。

一方、アドレス入力端子４１１とデータ出力端子４１４
及びデータ入力端子４１２は、設定動作時にルックアッ
プテーブルの内容を設定、確認するだめの端子である。

ボートセレクト信号４１５は、ルックアップテーブルの
通常動作と設定動作のためにアドレス入力端子４１０，
４１１とメモリとの接続を切り換える。

モード切り換え信号４１６は、ルックアップテーブル回
路へのデータの読み書きをメモリ４０１に対して行うか
、定数レジスタ４０４に対して行うかを選択するための
制御信号である。前者の場合この回路は本来のルックア
ップテーブルとして機能する。これをルックアップテー
ブルモードと呼ぶ。後者の場合、通常動作時には、アド
レス入力端子４１０から入力されるアドレスデータの内
容に関わらず、常に定数レジスタ４０４の内容をデータ
出力端子４１３より出力し、設定動作時には、データの
読み書きは定数レジスタ４０４に対して行われる。これ
を定数テーブルモードと呼ぶ。

この機能は、後に述べる演算素子の動作テストのために
用いる。

モニタ出力信号４２０は、モニタ出力制御信号４１９が
１のとき常にアドレス入力端子４１０の内容をそのまま
出力する。これも後に述べる演算素子の動作テストのた
めに用いる。

（演算回路） 第８図に演算回路１０，１１．１２又は１３の詳細構造
を示す。図示のように加減算回路１００１．７／Ｉ／チ
プレクサ（ＭＵＸ）１００２．１００３、エクスクル−
シブオア回路（以下ＦＯＲと略記）１００４、否定回路
（以下ＮＯＴと略記）１００５．１００６、ＤＦＦ１０
０７を含んで構成される。加減算回路１００１、マルチ
プレクサ１００２、ＥＯＲ１００４によりリミッタ−付
き加減算回路１ｏ１０が構成されている。また、データ
入力端子１０２０，１０２１、演算結果出力端子１０２
２、セレクト（ＳＥＬＥＣＴ）信号が入力され演算機能
選択端子１ｏ２３を有している。

加減算回路１００１は、ＳＥＬＥＣＴ信号が１のとき入
力の加算Ａ＋Ｂを行い、０のとき減算へ−Ｂを行う。演
算結果がオーバフロー、またはアンダーフローした場合
は、○ＶＥＲＦＬＯＷ信号に１が出力される。また、Ｅ
ＯＲ１００４はＳビット対１ビツトのエクスクル−シブ
オアをとる回路であり、入力ａ＋（ｉ＝１・・・ｓ）、
ｂに対して出力はａＩ　ＥＯＲｂ　（ｉ＝１・・・・・
・Ｓ）となる。

第８図では、定数データ発生回路１０．０８から出力さ
れるＳビットの定数データ２５″″１と加減算回路１０
０１の出力の最上位ビットとのＦＯＲをとるようになっ
ている。つまり、ＦＯＲＩＯ０４と定数データ発生回路
１００８により、上下限値発生回路が形成されている。

次に、本演算回路の動作について説明する。本演算回路
は、ＳＥＬＥＣＴ信号１ｏ２３が１のとき、データ入力
端子１０２０の値Ａとデータ入力端子１ｏ２１の値Ｂの
和Ａ＋Ｂを演算結果出力端子１０２２より出力し、ＳＥ
ＬＥＣＴ信号１０２３がＯのとき、ＡとＢの最大値、即
ち、ｍａｘ（Ａ、Ｂ）を出力する。ただし、数値はＳビ
ットの符号付きデータとして表現するものとし、演算結
果がＳビットで表現可能な範囲を越えた場合は表現可能
な範囲内で打ち切った値を出力する。つまり、正の方向
で越えた場合は２ｓ−”−１を、負の方向で越えた場合
には２ｓ−１を演算結果として出力する。例えば、ｓ＝
８の場合、表現可能なデータは−１２８から＋１２７ま
でであり、演算結果がこれを越える場合、正の数なら＋
１２７に、負の数なら−１２８までで打ち切る。

まず、リミッタ−付き加減算回路１０１０の部分につい
て説明する。加減算回路１００１の演算結果がオーバー
フローまたはアンダーフローを起こした場合、０ＶＥＲ
ＦＬＯＷ信号は１となり、マルチプレクサ１００２は１
側のデータを出力する。この時、演算結果がオーバーフ
ローであれば、演算結果の最上位ビットは１となり、定
数２ｓ−１を反転した値２Ｓ−１−１がマルチプレクサ
１００２を介して以後の回路に出力される。また、演算
結果がアンダーフローであれば、演算結果の最上位ビッ
トはＯとなり、定数２５−ｘ、をそのまま出力する。こ
れをｓ　＝　８の場合について詳しく説明すると、定数
２ｓ−１は２進法のビット表現でｒｌｏｏｏｏｏＯＪ　
（２）となる。オーバーフロ一の場合、演算結果は正の
最大値ｒｏ１１１１１１Ｊ（２）＝１２７を越えるので
最上位ビットが１になり、定数ｒ　１００００００　Ｊ
　（２）がＦ　ＯＲニヨｉＪ反転され、ｒｏｌｌｌｌｌ
ｌ」（２）、即ち正の最大値である１２７が出力される
。一方、アンダーフロ一の場合、演算結果は負の最小値
ｒｌｏｏ。

００００Ｊ　（２）＝−１２８を下回るので最上位ビッ
トがＯになり、定数ｒｌｏｏｏｏｏ００Ｊ　（２）即ち
負の最小値−１２８が出力される。このように、加減算
回路１００１、ＥＯＲ１００４、及びマルチプレクサ１
００２の部分によりリミッタ−付きの加減算回路１０１
０を構成することができる。

画像データに対する演算では、演算結果がオーバーフロ
ー、またはアンダーフローして、出力データが不連続に
飛んでしまうと、不都合が生じることが多い。例えば、
画像の平滑化演算の場合に、ある画素について１２７が
出力され、その隣の画素でオーバーフローが起こり、本
来１２８であるはずのところが−１２８として出力され
た場合、このデータをそのまま微分処理回路に入力する
と、本来滑らかに変化しているこの画素の付近に大きな
ピークが現れてしまう。加減算回路にリミッタ−を設け
ることにより、このような不都合を防ぐことができる。

次に、演算回路の残りの部分について説明する。

５ＥＬＥＣＴ信号端子１０２３が１の場合、リミッタ−
付き加減算回路１０１０は、データ入力端子１０２０．
１０２１より与えられるデータＡ。

Ｂの和（Ａ＋Ｂ）をマルチプレクサ１００３に出力する
。この時マルチプレクサ１００３のＢ信号は０となるの
でマルチプレクサのＯＯが１０側入力、即ちいずれの場
合も和Ａ十Ｂが出力される。

一方、５ＥＬＥＣＴ信号端子１０２３がＯの場合、リミ
ッタ−付き加減算回路１０１０は、ＡとＢの差（Ａ−Ｂ
）を出力する。この時マルチプレクサ１００３のＢ信号
は１となり、更にＡ信号が（Ａ−Ｂ）の最上位ビットの
反転に接続されているので（Ａ−Ｂ）が正の場合は１１
側入力であるデータＡが出力され、負の場合は０１側入
力であるデータＢが出力される。即ちこれはｍａｘ　（
Ａ、Ｂ）である。演算結果のリミット機能によりＡ−Ｂ
が仮に表現可能な数値範囲を越える場合でもＡ−Ｂが正
の場合は正の数として、負の場合は負の数として出力さ
れるので、単純な論理回路により最大値を決定すること
ができる。

（制御回路） 第９図に制御回路１４の詳細構造を示す。図示のように
、制御レジスタ１４０１，１４０２、デコーダ回路１４
０３，１４０４、トライステートバッファ１４０５，１
４０６、ＡＮＤ　１４０７．０Ｒ１４０８，Ｎ０Ｒ１４
０９、Ｎ０Ｔ１４１０を有して形成されている。また、
アドレス入力端子５５、制御データ入力端子５６、読み
書き制御端子５５ｂ、出力制御端子５５ａ、素子選択信
号端子５５ｃ、データ出力端子１４２６が設けられてい
る。さらに、端子１４２０，１４２１，１４２２．１４
２３，１４２４はルックアップテーブル回路４，５，６
，７，８，９のボートセレクト信号４１５．モード切り
換え信号４１６、書き込み制御信号４１７．読みだし制
御信号４１８、モ二タ呂力制御信号４１９に接続する信
号端子であり、端子１４２５は演算回路１０，１１，１
２゜１３の５ＥＬＥＣＴ信号端子１０２３に接続する信
号端子である。また、データ出力端子１４２６はルック
アップテーブル回路４，５，６，７，８゜９のデータ出
力端子４１４と共に制御データ出力端子５８に接続する
。

次にこのように構成される制御回路の動作について説明
する。

素子（第１図の画像処理装置のこと）の外部から与えら
れるアドレス、制御データ、読み書き制御信号、出力制
御信号は、０Ｒ１４０８、Ｎ０Ｒ１４０９、Ｎ０Ｔ１４
１０からなる論理回路により、素子選択信号５５ｃがＯ
のときに素子内部に取り込まれる。したがって、通常、
素子選択信号５５ｃを１の状態にしておき、他の信号の
状態が確定してから素子選択信号５５ｃをＯにすること
により、正しい信号を入力することができる。読み書き
制御信号５５ｂは１のとき素子に対して読み出し動作を
行い、０の時書き込み動作を行う。

出力制御信号５５ａはＯのとき、制御データ出力端子１
４２６　（５８）からのデータの出力を可能とし、１の
ときその端子１４２６を切断状態とし、データの出力は
行わない。

この制御回路１４に与えられるアドレスデータはｓ＋３
ビットで構成される。このうち上位３ビツトはデコーダ
１４０３に入力され、デコーダ１４ｏ３の出力により、
６個のルックアップテーブル回路及び制御レジスタ１４
０１．１４０２のいずれかにアクセス信号を出力する。

即ち、ルックアップテーブル回路へのデータ書き込みの
場合は、６本の書き込み制御信号１４２２のうちの一つ
に１を出力し、読み出しの場合は６本の読み出し制御信
号１４２３のうちの一つに１を出力する。

このとき、アドレスデータの下位Ｓビットは、６個のル
ックアップテーブル回路のアドレス入力端子４１１に接
続し、上位３ビツトにより選択されたルックアップテー
ブル回路のアドレスデータとして用いられる。制御レジ
スタ１４０１．１４０２への書き込みの場合は選択した
制御レジスタ１４０Ｌ又は１４０２（７）ＬＯＡＤ信号
を１にし、読み出しの場合は選択した制御レジスタの出
力に接続されたトライステートバッファ回路１４０５゜
１４０６のＥＮＡＢＬＥ信号を１にしてデータ出力端子
１４２６からの出力を可能にする。読み呂しと書き込み
の切り替えは、ＡＮＤ回路１４０７により行われる。制
御レジスタ１４０１の下位３ビツトの出力はデコーダ１
４０４に接続し、このデコーダの出力により６個のルッ
クアップテーブル回路のモニタ出力のうちの一つがモニ
タ出力端子５４（第１図）より出力される。制御レジス
タ１４０１のその他の出力、及び制御レジスタ１４０２
の出力はそれぞれルックアップテーブル回路のポートセ
レクト信号４１５、モード切り換え信号４１６、及び演
算回路の５ＥＬＥＣＴ信号端子１０２３に接続しており
、制御レジスタ１４０１゜１４０２のデータを前述した
ように変えることにより、ルックアップテーブル回路、
演算回路の機能を切り替える。

（本画像処理装置の使用方法） ２二で、第１図の画像処理装置の実際の用途における使
用方法について、第１０図を用いて説明する。

まず、アドレスデータ上位３ビツトを「１１０」（２）
とし、制御レジスタ１４０１の第４．５ビツトを１にセ
ットする（ＳＬＯＬ）。これにより各ルックアップテー
ブル回路は設定動作の状態となり、演算回路の機能は加
算になる。次に、アドレスデータの上位３ビツトを「１
１１」（２）とし制御レジスタ１４０２の下位６ビツト
をＯにセットする（Ｓ　１０２）。これにより、全ての
ルックアップテーブル回路はルックアップテーブルモー
ドの状態になる。この状態で、アドレスデータの上位３
ビツトをＯから５に変えつつ、下位Ｓビットでルックア
ップテーブル内のアドレスを指定して、０から５番目の
ルックアップテーブル データをセットして行＜（８１０３〜Ｓ１０９）。

全てのデータ設定が終わった段階で、制御レジスタ１４
ｏ１の第４ビツトを０にして、ルックアップテーブルを
通常動作状態にする（Ｓ　１　１　０）。

これにより第１図面像処理装置は、データ入力端子５０
より入力される画像データに対して、設定したテーブル
データに演算処理を行う。

一方、制御レジスタ１４０１の第５ビツトを０にすると
、演算回路の機能は最大値計算となり、入力画像データ
の各画素について、中心を含む隣接４画素のうちで最も
大きな値を持つ画素データを出力する。また、制御レジ
スタ１４０１の下位３ビツトをＯから５のいずれかにセ
ットすることにより、モニタ出力端子からは、０から５
番目の対応するルックアップテーブル回路への入力デー
タが出力される。また、制御レジスタ１４０２の下位６
ビツトは０から５番目のルックアップテーブル回路に対
応付けられており、１を立てると対応するルックアップ
テーブル回路が定数テーブルモードとなる。

制御レジスタ１４０１．１４０２の設定状態は、これら
のレジスタに対応するアドレスを指定して読み出し動作
を行うことにより、制御データ出力端子（１４２６）５
８から読むことができる。また、ルックアップテーブル
回路のテーブルデータは、制御レジスタ１４０１の第４
ビツトを１にセットした後にアドレスの上位３ビツトで
ルックアップテーブル回路を指定し、下位Ｓビットでテ
ーブルアドレスを指定して読み出し動作を行うことによ
り、制御データ出力端子５８から読むことができる。

（本画像処理装置のテスト方法） 本画像処理装置をＬＳＩにより構成する場合、製造した
ＬＳＩの全ての回路が正常に動かなければ画像処理装置
としての機能を得ることはできない。そのため、ＬＳＩ
の各回路の動作テストを行う必要がある。しかし、ＬＳ
Ｉチップ上の任意の信号線にプローブを当てて信号を測
定することは不可能であるから、このテストはチップか
ら外部に引き出されている信号端子のみを用いて行わな
ければならない。本演算素子にはこのような回路の動作
テストを組織的に行うための信号端子と特別な機能を持
たせている。

本画像処理装置は、第１図に示したようにシフトレジス
タ回路、ルックアップテーブル回路、演算回路、制御回
路、制御信号遅延回路からなる。

回路の動作テストはこれらの構成回路単位に第１１図か
ら第１４図に示す手順により行う。

まず、制御回路１４のテストから始める。制御回路１４
のテストは、第１１図に示すように、制御レジスタ１４
０１．１４０２に任意のデータを書き込み（Ｓ２０１）
、続いてそのデータを読み出したときに書き込んだ通り
のデータであることを確認する（Ｓ２０２，５２０３）
。書き込んだデータと読み出したデータが異なる場合は
、制御レジスタかまたは書き込み、読み出し機能が正常
に働いていないことになるのでテストはここで終了とな
る（５２２１）。

次に、制御レジスタ１４０１の第４ビツトを１、制御レ
ジスタ１４０２の下位６ビツトをＯにセットし、ルック
アップテーブル回路をルックアップテーブルモード、設
定動作状態とする（Ｓ２０４゜５２０５）、そして、６
個のルックアップテーブル回路に対して順にテーブルデ
ータの書き込み読み出しを行う（Ｓ　２０６〜５２１４
）。ここで、書き込んだデータと読み出したデータが異
なる場合は（Ｓ２１０）、ルックアップテーブル回路の
メモリか、書き込み、読み出し機能が正常に働いていな
いことになるのでテストは終了となる（Ｓ２２２） 次に、各ルックアップテーブル回路についても、図示し
ていないが第１２と同様に、制御レジスタ１４０２の下
位６ビツトを１にセットし、各ルックアップテーブル回
路を定数テーブルモードとし、定数レジスタに対して同
様のテストを行う。

次に、シフトレジスタ回路、信号遅延回路のテストを第
１３図に示す手順で行う。制御レジスタ１４０１の下位
３ビツトをＯから５に適宜切り替え（Ｓ２４１，５２４
４，５２４７）　、データ入力端子５０、制御信号入力
端子５１ａ、ｂより適当なデータ系列を入力する（Ｓ２
４２，５２４５゜５２４８）、そして、各ルックアップ
テーブル回路へ入力されているデータをモニタ出力端子
５４に出力する。モニタ出力端子５４から出力されるデ
ータがデータ入力端子より入力されたデータ系列と同一
であり、かつ所定のサイクル時間だけ遅延していること
を確認する（Ｓ２４３，５２４６゜５２４９）。また、
制御信号入力端子より入力したデータが所定のサイクル
時間だけ遅延して制御信号出力端子より出力されている
ことを確認する（Ｓ２４３，５２４６，５２４９）。

最後に、演算回路のテストを第１４図に示す手順で行う
。

まず、制御レジスタ１４０１の第５ビツトを１として演
算回路の機能を加算とし、制御レジスタ１４０１の第４
ビツトを１　（Ｓ２５２１）、制御レジスタ１４０２の
下位６ビツトを１としてルックアップテーブル回路を定
数テーブルモード、設定動作状態とする（Ｓ　２５３）
。また、制御レジスタ１４０１の下位３ビツトを１０１
　（２）として、ルックアップテーブル回路９の入力デ
ータをモニタ出力端子につなぐ（Ｓ２５２）。ここで、
各定数レジスタ（ルックアップテーブル回路）に適当な
データを書き込み（Ｓ２５４）その時モニタ出力端子よ
り出力される演算結果が書き込んだデータに対応したも
のであることを確認する（Ｓ２５５）。制御レジスタ１
４０１の第５ビツトを０として、最大値計算の場合につ
いても同様のテストを行う　（８２５６〜８２５８）。

以上の手順により、各構成回路の動作テストを個別に行
うことができ、全ての回路の動作に対して洩れのないテ
ストを行うことができる。また、これらのテストに加え
て、適当なサンプル画像データを入力し、画像処理装置
全体として期待通りの演算を行うことを確認すれば、完
全なテストを行うことができる。

（本画像処理装置を用いたシステム構成例）第１５図、
第１６図に本画像処理装置を用いて構成した画像処理シ
ステムの実施例を示す。

第１５図では、本発明に係る画像処理装置１０００１．
１０００２，１０００３を並列に接続し、それぞれの画
像処理装置に異なるルックアップテーブルデータを与え
、異なるマスク演算を行わせる。それらの演算結果を３
人力の加算回路１０００４により加算して出力としてい
る。これにより、画像の複数の特徴量を重畳した画像を
得ることができる。３個の画像処理装置には同一の制御
信号が入力されているので同一のタイミングで画像処理
を行う。このため、加算回路１０００４の３系統の入力
画像データのタイミングは同一となり、特別なタイミン
グ調整回路を設けることなく接続することができる。ま
た、加算回路１０００４にも第１図面像処理装置と同じ
様な制御信号用の遅延回路を設ければ、加算回路１００
０４の出力側でも画像データと制御用データのタイミン
グを揃えることができ、処理結果を映像信号として容易
に復元することができる。

第１６図は、データの流れにループを含むシステムノ構
成例ｔｉｔ示す。２０００１，２０００２゜２０００３
は、本発明に係る画像処理装置であり、２０００４は２
人力の加算回路、２０００５はデュアルポートメモリで
ある。このシステムでは、デュアルポートメモリ２００
０５をタイミング整合のためのユニットとして用いてい
る。即ち、データの流れにループを含む場合、必ずどこ
かでタイミングが食い違う部分が生じる。これを埋め合
わせるためにデュアルポートメモリ２０００５を用いる
。このメモリは制御信号よりアドレスを合成し、画像デ
ータをそのアドレスに書き込んだり、読み呂したりする
。そして書き込む部分２０００５ａと読み出す部分２０
００５ｂは異なる制御信号により独立して動作するよう
になっている。

このように、本発明に係る画像処理装置を用いると、画
像データ信号と制御信号が常に同期した状態で配置する
ようなシステム構成となる。入出力端子において画像デ
ータ信号と制御信号が同期している様々な機能を持った
画像処理装置を用意すれば、それらの画像処理装置を単
純に接続することにより容易に複雑な処理を行うシステ
ムを構成することができる。また、そのようなシステム
では、各画像処理装置の任意の接続部分の画像データか
ら映像信号を復元することができるので、画像データの
処理の様子を視覚的に確認することが容易である。

〔発明の効果〕

以上説明したように、本発明によれば次に示す効果があ
る。

本発明のデータ処理装置によれば、遅延回路によって１
時系列に入力される一のデータを含む各データがそれぞ
れ時系列の相対関係に応じて遅延され、最後に入力され
るデータと同一のタイミングで出力される。この様な遅
延回路は、ハードウェアにより容易に形成できる。そし
て、この遅延回路から出力される各データを入力し所定
の演算処理を施す演算処理回路も、ハードウェアにより
簡単な構成により実現できる。しかも、データ処理装置
内での信号の流れが簡明になり、これに加え、それらの
回路を共通のクロックパルスに同期させて駆動する構成
とすれば１回路設計や動作テストが容易になる。

また１本発明の画像処理装置によれば、一の画素データ
の演算処理に用いる隣接画素データを。

画素データ遅延回路により同一のタイミングに合わせる
とともに、画素データの局所領域演算の定数倍処理をル
ックアップテーブル回路を用いて行わせ、それら出力の
加算処理を加算回路素子からなる演算処理回路により行
わせる構成としたことから、画像処理装置内での信号の
流れが簡明になる。これに加え、それらの回路を共通の
クロックパルスに同期させて駆動する構成とすれば、回
路設計や動作テストが容易になる。

また、画像データ遅延回路を構成するシフトレジスタ回
路を２つのメモリとメモリ駆動回路により構成し、時系
列に入力される画素データをメモリ駆動回路により２つ
のメモリに交互に書き込む一方、遅延時間分だけ遅らせ
てその２つのメモリから画素データを読み呂す構成とし
たことから、単位遅延回路を遅延時間に応じて直列接続
する場合よりも小形にすることができる。また、個々の
画素データの入力に合わせてカウンタを駆動するととも
に、ＨＢ倍信号よりリセットするようにし、そのカウン
ト値をメモリアドレスとすることにより、画素データの
数に応じ必要な遅延を行わせる可変長シフトレジスタを
実現できる。しかも、ＨＢ倍信号よりカウンタがリセッ
トされてシフトレジスタがホールドされるので、ブラン
キングタイミングのための不要なシフト段数を節約でき
る。

また、局所領域画素の演算処理にかかる定数倍演算を、
メモリを用いたルックアップテーブル回路により行う構
成としたことから、演算回路のサイズを小形にでき、上
記シフトレジスタの小形化とあわせ、画像処理装置をワ
ンチップＬＳＩに実装することができる。しかも、ルッ
クアップテーブル回路を用いたことから、定数倍演算だ
けでなく、任意の関数による演算処理を行わせることが
可能となり、演算内容にかなりの汎用性を持たせること
ができる。これに加え、ルックアップテーブルに定数レ
ジスタを設けたものによれば、回路動作のテストを簡単
に行うことができる。しかも、画像データの演算処理時
には、ルックアップデータのデータを書き換えることな
く、−時的に定数出力を得ることができるという付加的
な機能をも持たせることが可能になる。

また、加減算を行う演算回路を上下限リミッタ付きとし
たものによれば、演算結果がオーバーフロー又はアンダ
ーフローしても、出力データが不連続に飛んでしまうこ
とがない。その結果、本来の滑らかな変化に近い画像デ
ータとして、意味のある演算結果が得られる。なお、リ
ミッタ付きの演算回路の減算を利用して、最大値選択を
行う回路を容易に構成できる。

また、制御回路を介して、その回路内の制御レジスタや
ルックアップテーブル回路の設定状態を、全て外部から
読み出し可能にしたことから、画像処理装置を制御する
上位装置のソフトによりそれらの設定状態を記憶してお
かなくても、いつでも画像処理装置の状態を知ることが
できる。その結果、画像処理システム全体との関係で機
能診断に利用できる。また、ソフトで記憶している状態
と実際の画像処理装置の状態との不一致によるバグを防
止できる。さらに、ルックアップテーブル回路の入力ア
ドレスデータをそのまま外部に出力するモニタ端子を設
けたものによれば、画像処理装置の動作テストを組織的
に行うことができる。

２次元画素データを走査して得られる、各ラインの時系
列データの区切り等を識別するための画像制御信号を、
画素データを同期させて入出力するようにしていること
から、本発明に係る画像処理装置を用いて画像処理シス
テムを構成するにあたり、データ信号線の扱いが簡明と
なり、システムの構成を組織的に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示す図、第２図
は４隣接画素の位置関係を説明する図、第３図は時系列
画像データの構造を説明する図、第４図はシフトレジス
タ回路の詳細構造を示す図、第５図はシフトレジスタの
動作を説明する図、第６図はシフトレジスタのメモリア
クセス手順を説明する図、第７図はルックアップテーブ
ル回路の詳細構造を示す図、第８図は演算回路の詳細構
造を示す図、第９図は制御回路の詳細構造を示す図、第
１０図は本発明の画像処理装置の使用法を説明する図、
第１１〜１４図は本発明の画像処理装置の動作テストの
手順を説明する図、第１５．１６図は本発明の画像処理
装置を用いた画像処理システムの実施例を示す図である
。 １．２．３・・・シフトレジスタ回路、４．５，６，７
，８．９・・・ルックアップテーブル回路、 １０．１１，１２．１３・・・演算回路、１４・・・制
御回路、 １５〜３８・・・信号遅延回路、 ５ｏ・・・データ入力端子、 ５１ａ、５Ｉｂ・・・制御信号入力端子、５２・・・デ
ータ出力端子、 ５３ａ、５３ｂ・・・制御信号出力端子、５４・・・モ
ニタ出力端子。 ５５・・・アドレス入力端子、 ５６・・・制御データ入力端子、 ５７　ａ　、　５７　ｂ　、　５７　ｃ　−人出力制御
端子、５８・・・制御データ出力端子、 ５９・・クロック信号入力端子。

Claims (1)

1. 【特許請求の範囲】 １、複数のデータを時系列的に入力し、該複数のデータ
   中の一のデータに対し、該一のデータと時間的に一定の
   相対関係にある一定数のデータを用いて、所定の演算処
   理を施して出力するデータ処理装置であって、前記入力
   される前記一のデータを含む各データをそれぞれ前記相
   対関係に応じて遅延させ、最後に入力されるデータと同
   一のタイミングで出力する遅延回路と、該遅延回路から
   出力される各データを入力し前記所定の演算処理を施す
   演算処理回路とを有してなることを特徴とするデータ処
   理装置。 ２、画素データ遅延回路と、ルックアップテーブル回路
   と、演算処理回路とを含んでなる画像処理装置であって
   、 前記画素データ遅延回路は、２次元配列の画素データを
   時系列に入力し、該入力される一の画素データと該一の
   画素データに対応する画素に隣接する画素の隣接画素デ
   ータを、それぞれ前記時系列の相対関係に応じて遅延さ
   せ、最後に入力される前記隣接画素データと同一のタイ
   ミングで出力するものとされ、 前記ルックアップテーブル回路は、前記画素データ遅延
   回路から入力される各画素データに対応させて設けられ
   たメモリと該メモリの駆動回路とを有し、 該各メモリは、前記各画素データをアドレスとし該アド
   レスに対応するエリアに各画素データを予め定められた
   関数により処理してなる処理データが格納されてなり、 前記メモリの駆動回路は、前記入力される画素データに
   対応する前記処理データを前記メモリから読み出して出
   力するものとされてなり、前記演算処理回路は、前記各
   ルックアップテーブル回路の出力データを入力し、これ
   らを所定の加減算により処理して出力するものとされた
   画像処理装置。 ３、画素データ遅延回路と、ルックアップテーブル回路
   と、演算処理回路と、画像制御信号遅延回路とを含んで
   なる画像処理装置であって、前記画素データ遅延回路は
   、２次元配列の画素データを時系列に入力し、該入力さ
   れる一の画素データと該一の画素データに対応する画素
   に隣接する画素の隣接画素データを、それぞれ前記時系
   列の相対関係に応じて遅延させ、最後に入力される前記
   隣接画素データと同一のタイミングで出力するものとさ
   れ、 前記ルックアップテーブル回路は、前記画素データ遅延
   回路から入力される各画素データに対応させて設けられ
   たメモリと該メモリの駆動回路とを有し、 該各メモリは、前記各画素データをアドレスとし該アド
   レスに対応するエリアに各画素データを予め定められた
   関数により処理してなる処理データが格納されてなり、 前記メモリの駆動回路は、前記入力される画素データに
   対応する前記処理データを前記メモリから読み出して出
   力するものとされてなり、前記演算処理回路は、前記各
   ルックアップテーブル回路の出力データを入力し、これ
   らを所定の加減算により処理して出力されるものとされ
   、 前記制御信号遅延回路は、画像制御信号を入力し、該画
   像制御信号を前記画素データ遅延回路と前記ルックアッ
   プテーブル回路と、前記演算処理回路とによる前記一の
   画素データの遅延時間に応じて遅延させて出力するもの
   とされ、前記画素データ遅延回路は、前記画像制御信号
   のブランキング期間に同期させて前記画素データの入力
   がホールドされるものとされた画像処理装置。 ４、前記画素データ遅延回路が、２つのメモリと、該メ
   モリの駆動回路とを有し、入力されるｎビットの時系列
   画素データをｎビット遅延させて出力するシフトレジス
   タ回路を含んでなり、前記メモリは、それぞれ少くとも
   ｎ／２ワードのメモリエリアを有してなり、前記メモリ
   駆動回路は、順次入力される画素データを前記２つのメ
   モリに交互に書き込むとともに、該書き込まれた画素デ
   ータをｎビット遅れて交互に読み出すものとされたこと
   を特徴とする請求項２、３いずれかに記載の画像処理装
   置。 ５、前記ルックアップテーブル回路が、メモリと、定数
   レジスタと、第１と第２のマルチプレクサとを有し、 前記第１のマルチプレクサは通常モードのアドレスと設
   定モードのアドレスを入力し、該２つのアドレスの一方
   を別に入力される選択信号により選択して前記メモリの
   アドレス入力とするものとされ、 前記第２のマルチプレクサは前記メモリと前記定数レジ
   スタの出力を入力し、該２つの出力の一方を別に入力さ
   れるモード切換信号により選択して出力するものとされ
   、 前記メモリは入力される書き込み制御信号により別に入
   力される設定データを前記アドレス入力に対応するメモ
   リエリアに格納するものとされ、 前記定数レジスタは前記モード切換信号により別に入力
   される設定データを蓄積するものとされてなる請求項２
   、３いずれかに記載の画像処理装置。 ６、前記演算処理回路が、２つの入力データを別に入力
   されるセレクト信号に応じて加算又は減算する加減算回
   路と、予め定められた上限値又は下限値を発生する上下
   限値発生回路と、前記加減算回路の演算出力と前記上下
   限値発生回路の上限値又は下限値とを入力し、いずれか
   一方を選択して出力するマルチプレクサとを有し、該マ
   ルチプレクサは前記加減算回路からオーバーフロー信号
   又はアンダーフロー信号が出力されたとき前記上限値又
   は下限値を選択して出力するものとされてなることを特
   徴とする請求項２、３いずれかに記載の画像処理装置。 ７、前記演算処理回路に、前記加減算回路の出力と前記
   ２つの入力データとを入力し、いずれか一方を選択して
   出力する第２のマルチプレクサを設け、 該第２のマルチプレクサは前記セレクト信号が減算のと
   きに前記オーバーフロー信号が出力されたときは前記２
   つの入力データの内の減算側の入力データを最大値とし
   て出力し、前記セレクト信号が加算のときは前記マルチ
   プレクサの出力を出力するものとされたことを特徴とす
   る請求項６記載の画像処理装置。 ８、前記演算回路に前記セレクト信号を出力する手段と
   、前記ルックアップテーブル回路に設定データと、設定
   モードのアドレスと、前記アドレスの選択信号と、前記
   書き込み制御信号と、モード切換信号とを出力する手段
   とを含んでなる制御回路を設けたことを特徴とする請求
   項５、６、７いずれかに記載の画像処理装置。 ９、前記ルックアップテーブル回路が、メモリと、定数
   レジスタと、第１と第２のマルチプレクサと、第１と第
   ２のトライステッドバッファとを有し、 前記第１のマルチプレクサは通常モードのアドレスと設
   定モードのアドレスを入力し、該２つのアドレスの一方
   を別に入力される選択信号により選択して前記メモリの
   アドレス入力とするものとされ、 前記第２のマルチプレクサは前記メモリと前記定数レジ
   スタの出力を入力し、該２つの出力の一方を別に入力さ
   れるモード切換信号により選択して出力するものとされ
   、 前記メモリは入力される書き込み制御信号により別に入
   力される設定データを前記アドレス入力に対応するメモ
   リエリアに格納するものとされ、 前記定数レジスタは前記モード切換信号により別に入力
   される設定データを蓄積するものとされ、 前記第１のトライステッドバッファは別に入力される制
   御信号により前記通常のアドレスを外部に出力するもの
   とされ、 前記第２のトライステッドバッファは別に入力される制
   御信号により前記第２のマルチプレクサの出力を外部に
   出力するものとされたことを特徴とする請求項２、３い
   ずれかに記載の画像処理装置。 １０、前記演算回路に前記セレクト信号を出力する手段
   と、前記ルックアップテーブル回路に設定データと、設
   定モードのアドレスと、前記アドレスの選択信号と、前
   記書き込み制御信号と、モード切換信号とを出力する手
   段と、前記第１と第２トライステッドバッファに前記制
   御信号を出力する手段とを含んでなる制御回路を設けた
   ことを特徴とする請求項９記載の画像処理装置。 １１、請求項２、３、４、５、６、７、８、９、１０に
   記載の画像処理装置を複数有し、該複数の画像処理装置
   が直列および／又は並列に接続して構成されてなる画像
   処理システム。 １２、２つのメモリと、該メモリの駆動回路とを有し、
   入力されるｎビットの時系列データをｎビット遅延させ
   て出力するシフトレジスタ回路であって、 前記メモリは、それぞれ少くともｎ／２ワードのメモリ
   エリアを有してなり、 前記メモリ駆動回路は、順次入力されるデータを前記２
   つのメモリに交互に書き込むとともに、該書き込まれた
   データをｎビット遅れて交互に読み出すものとされたシ
   フトレジスタ回路。 １３、メモリと、定数レジスタと、第１の第２のマルチ
   プレクサとを有し、 前記第１のマルチプレクサは通常モードのアドレスと設
   定モードのアドレスを入力し、該２つのアドレスの一方
   を別に入力される選択信号により選択して前記メモリの
   アドレス入力とするものとされ、 前記第２のマルチプレクサは前記メモリと前記定数レジ
   スタの出力を入力し、該２つの出力の一方を別に入力さ
   れるモード切換え信号により選択して出力するものとさ
   れ、 前記メモリは入力される書き込み制御信号により別に入
   力される設定データを前記アドレス入力に対応するメモ
   リエリアに格納するものとされ、 前記定数レジスタは前記モード切換信号により別に入力
   される設定データを蓄積するものとされてなるルックア
   ップテーブル回路。 １４、２つの入力データを別に入力されるセレクト信号
   に応じて加算又は減算する加減算回路と、予め定められ
   た上限値又は下限値を発生する上下限値発生回路と、前
   記加減算回路の演算出力と前記上下限値発生回路の上限
   値又は下限値とを入力し、いずれか一方を選択して出力
   するマルチプレクサとを有し、 該マルチプレクサは前記加減算回路からオーバーフロー
   信号又はアンダーフロー信号が出力されたとき前記上限
   値又は下限値を選択して出力するものとされてなる演算
   回路。 １５、前記加減算回路の出力と前記２つの入力データと
   を入力し、いずれか一方を選択して出力する第２のマル
   チプレクサを設け、 該第２のマルチプレクサは前記セレクト信号が減算のと
   きに前記オーバーフロー信号が出力されたときは前記２
   つの入力データの内の減算側の入力データを最大値とし
   て出力し、前記セレクト信号が加算のときは前記マルチ
   プレクサの出力を出力するものとされたことを特徴とす
   る請求項１４記載の演算回路。