JPH03188576A - ヒストグラム算出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 画素濃度のヒストグラムを算出する装置に関し、ヒスト
グラム算出記憶部の回路規模を小型化、簡素化できるヒ
ストグラム算出装置の提供を目的とし、 キえられた画素データのヒストグラムを算出して算出結
果を記憶するヒストグラム算出記憶部と、連続入力の各
画素データをヒストグラム算出記憶部に与えてヒストグ
ラム算出記憶部を制御するヒストグラム算出制御部と、
を有し、ヒストグラム算出制御部は、入力された画素デ
ータを保持するデータ保持手段と、データ保持手段に保
持された前回入力の画素データと現在入力の画素データ
とを比較するデータ比較手段と、を含み、ヒストグラム
算出記憶部は、画素データのヒストグラム演算を行なう
演算手段と、演算手段の演算結果を示すデータが書き込
まれる記憶手段と、前回入力の画素データと現在入力の
画素データとが一致したときに演算手段の演算結果を示
すデータを選択し、前回入力のの画素データと現在入力
の画素データとが異なるときには記憶手段で読み出され
たデータを選択して、演算手段に与える選択手段と、を
含む。

［産業上の利用分野コ 本発明は、画素濃度のヒストグラムを算出する装置に関
する。

ＦＡ（Ｆａｃｔｏｒｙ　　Ａｔｏｍａｉｔｏｎ）、医療
、映像などの分野においては、ＴＶカメラから得られた
画像の処理が行なわれる。

［従来の技術］ ディジタル画像処理において、画像を構成する各画素の
濃度ヒストグラムをビデオレート（３０画面／秒）で算
出処理する装置が開発されている。

このようにビデオレートで濃度ヒストグラムを求めるよ
うにした従来のヒストグラム算出装置の構成が第６図に
示されている。

図において、ヒストグラム算出記憶部１５１は２つのヒ
ストグラム演算部２５１．２５３で構成されており、各
ヒストグラム演算部２５１．２５３は２紐のヒストグラ
ム算出回路によって構成されている。

アドレス生成部１１１はレジスタ２１１〜２１９により
構成されている。

ヒストグラム合計部１７１は加算器２７１．２７３とセ
レクタで構成されている。

以上の構成において、最初の画面の画素データがレジス
タ２１１に入力されると、レジスタ２１１ては奇数番目
の画業データと偶数番目の画素データとに撮り分けてレ
ジスタ２１３とレジスタ２１５に入力する。各レジスタ
２１３．２１５に入力された画素データは、ヒストグラ
ム演算部２５１の各ヒストグラム算出回路にアドレス入
力され、それぞれにおいてヒストグラム算出が行なわれ
る。

１画面の全画素データの入力が終わると、２画面口の画
素データがレジスタ２１１に入力され、同様に奇数番目
と偶数番目に振り分けて、今度はレジスタ２１７と２１
９に入力される。

そしてヒストグラム演算部２５３の各ヒストグラム算出
回路にアドレス入力され、上述と同じ処理が行なわれる
。

ヒストグラム合計部１７１ではヒストグラム算出部で求
めた分割画素データのヒストグラム算出結果を基にして
、画素データに対する全体のヒストグラムが出される。

［発明が解決しようとする課題］ ところで、前記従来装置では入力された画素データを画
面毎に交互に切り換えて、ヒストグラム算出記憶部１５
１を構成する各ヒストグラム演算部２５１，２５３に入
力しているが、その際に各画面の画素データを奇数番目
のデータと偶数番目のデータとに切り分けて入力してい
るため、各ヒストグラム演算部２５１．２５３にはそれ
ぞれ２組のヒストグラム算出回路が必要となる。

このためヒストグラム算出記憶部１５１の回路規模が大
きく複雑になるという欠点があった。

本発明は上記従来の事情に鑑みてなされたものであり、
その目的は、ヒストグラム算出記憶部の回路規模を小型
化、簡素化できる装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係る装置は第１図
のように構成されている。

ヒストグラム算出記憶部１５１では、与えられた画素デ
ータのヒストグラムが算出され、その算出結果が記憶さ
れる。

ヒストグラム算出制御部１３１には画素データが入力さ
れ、各画素データはヒストグラム算出記憶部１５１に与
えられる。

また、ヒストグラム算出記憶部１５１はヒストグラム算
出制御部１３１で制御される。

ヒストグラム算出制御部１３１にはデータ保持手段１１
とデータ比較手段１３とが含まれ、データ保持手段１１
には入力された画素データが保持される。

データ比較手段１３では、データ保持手段１１に保持さ
れた前回入力の画素データと現在入力の画素データとが
比較される ヒストグラム算出記憶部１５１には演算手段１５と記憶
手段１７と選択手段１９とが含まれ、演算手段１５によ
り画素データのヒストグラム演算が行なわれる。

記憶手段１７には演算手段１５の演算結果を示すデータ
が書き込まれる。

選択手段１９では、前回入力の画素データと現在入力の
画素データとが一致したときに演算手段１５の演算結果
を示すデータが選択され、前回入力の画素データと現在
入力の画素データとが異なるときには記憶手段１７で読
み出されたデータが選択される。

選択手段１９で選択されたデータは演算手段１５に与え
られる。

［作用］ 本発明では、画素データがヒストグラム算出制御部１３
１に入力され、各画素データはヒストグラム算出記憶部
１３１に送られる。

ヒストグラム算出記憶部１３１では、記憶手段１７によ
り画素データが読み出され、読み出された画素データは
演算手段Ｉ５によりヒストグラム演算される。

そしてヒストグラム演算された演算結果データは記憶手
段１７に記憶される。

ところで、同じ値の画素データが連続して記憶手段１７
に与えられると、演算手段１５でヒストグラム演算され
た演算結果データが記憶手段１７に記憶される前に、次
の画素データが記憶手段】７に読み出されてしまう。

このため演算手段１５では前回入力の画素データのヒス
トグラム演算が繰り返し行なわれ、その間に与えられた
各画素データはヒストグラム演算されず、よってそのヒ
ストグラム演算結果データは記憶手段Ｉ７に記憶されな
いこととなる。

そこで本発明では、ヒストグラム算出制御部１３１のデ
ータ比較手段１３で前回入力の画素データと現在の画素
データとを比較して両データが一致したときにヒストグ
ラム算出制御部１５１の選択手段１９を制御している。

よって、同一値の画素データが連続して入力されると、
選択手段１９は記憶手段１７に読み出されたデータでは
なく、ヒストグラム演算された演算結果データを選択し
て演算手段１５に与え、演算手段１５で前回の演算結果
データが再度ヒストグラム演算される。

このため、同一値の画素データが連続して記憶手段１７
に読み出されても演算手段１５では順次ヒストグラム演
算が行なわれ、その演算結果データは記憶手段１７に記
憶されることとなる。

［実施ｒ１４］ 以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。

第２図には実施例の全体構成が示されている。

同図において、ヒストグラム算出制御部１３１では連続
入力の画素データが各画面毎に切り分けられる。

そして奇数画面目の画素データはヒストグラム演算部２
５１へ供給され、偶数画面目の画素データはヒストグラ
ム演算部２５３へ供給される。

ヒストグラム演算部２５Ｌ　　２５３ではそれぞれヒス
トグラム演算処理が行なわれる。

このように各ヒストグラム演算部２５１．２５３で演算
処理された演算結果はヒストグラム出力部３００へ送ら
れる。

ヒストグラム出力部３００では、各ヒストグラム演算部
２５１．２５３で求めた各画面の画素データのヒストグ
ラム演算結果を基にして、奇数画面目と偶数画面目に対
するヒストグラム結果を交互に出力する。

第３図にはヒストグラム算出制御部の構成が示されてい
る。

同図において、ヒストグラム算出制御部はり−ドレジス
タ２１１、ライトレジスタ２１３、セレクタ２３１、比
較器２２１で構成されている。

リードレジスタ２１１には画素データがシステムクロッ
ク木ＣＬＫ　（約１００ｎｓ）に同期して入力される。

そしてリードレジスタ２１１に入力されたデータはライ
トレジスタ２１３、比較器２２１、セレクタ２３１に送
られる。

ライトレジスタ２１３にはシステムクロック木ＣＬ　ｒ
＜に同期してリードレジスタ２１１で読み出されたデー
タ（ＡＤＤＲ）が入力され、前回入力の画素データが保
持される。そして前回入力の画素データは比較器２２１
、セレクタ２３１に送られる。

比較器２２１にはリードレジスタ２１１から出力された
現在のデータ（ＡＤＤＲ）とライトレジスタ２１３から
出力された前回のデータ（ＡＤＤＷ）とが入力される。

比較器２１１では現在のデータ（ＡＤＤＲ）と前回のデ
ータ（ＡＤＤＷ）とが比較され、両データが一致したと
きに本ＡＬＵ入力セレクト信号が出力される。

またセレクタ２３１にも現在のデータ（ＡＤＤＲ）と前
回のデータ（ＡＤＤＷ）とが入力される。

セレクタ２３１ではシステムクロック木ＣＬＫの倍の周
波数であるクロック本ＣＬＫ２に同期して現在入力のデ
ータと前回入力のデータとが与えられ、システムクロッ
ク木ＣＬ　Ｋの１サイクル内で読み出し、書き込みを行
なうためのアドレス信号（ＡＤＨ）が出力される。

第４図にはヒストグラム演算部の構成が説明されている
。

同図においてヒストグラム演算部はメモリ２５５、入力
端レジスタ２９１、セレクタ２９３、加算器２６３、出
力側レジスタ２８１で構成されている。

メモリ２５５にはヒストグラム算出制御部のセレクタ２
３１から送られたアドレスデータ（画素データ）が読み
出され、またライトイネーブル信号＊ＷＥに同期して出
力側レジスタ２８１から送られたデータ（Ｒｅｇｏ出力
）が入力され（Ｄｉｎ）記憶される。

メモリ２５５で読み出されたアドレスデータは入力側レ
ジスタ２９１に送られる（Ｄｏｕｔ）。

入力端レジスタ２９１ではメモリ２５５の出力が読み取
られ、セレクタ２９３に送られる（Ｒｅｇｉ出力）。

セレクタ２９３には入力側レジスタ２９１から送られた
アドレスデータ（Ｒｅｇｉ出力）と出力側レジスタ２８
１から送られたデータ（Ｒｅｇ。

出力）とが与えられ、またヒストグラム算出制御部の比
較器２２１から出力された本ＡＬＵ入力セレクト信号が
入力される。

セレクタ２９３では入力端レジスタ２９１からのアドレ
スデータ（Ｒｅｇｉ出力）と出力側レジスタ２８１から
のデータ（Ｒｅｇｏ出力）のうちいずれか一方のデータ
が選択され、加算器２６３へ出力される。

加算器２６３にはセレクタ２９３から送られたデータ（
ＡＬＵ入力）が入力される。加算器２６３では入力され
たデータの値に１が加算されて出力される（ＡＬＵ出力
）。

出力側レジスタ２８１ては加算器２６３で加算された演
算結果データが読み取られ、メモリ２５５、セレクタ２
９３に出力される。

第５図には実施例の作用を説明するタイムチャートが示
されている。

同時において、ＡＤＤＲはリードレジスタ２１１の出力
信号、ＡＤＤＤＷはライトレジスタ２１３の出力信号、
ＡＤＨはセレクタ２３１の出力信号、本ＷＥはライトイ
ネーブル信号、Ｄｏｕｔはメモリ２５５の出力信号、Ｄ
ｉｎはメモリ２５５に入力される入力信号、Ｒｅｇｉ出
力は入力端レジスタ２９１の出力信号、ＡＬＵ出力は加
算器２６３の出力信号、Ｒｅｇｏ出力は出力側レジスタ
２８１の出力信号、ＡＬＵ入力はセレクタ２９３より加
算器２６３へ入力される入力信号である。

以下、第３図〜第５図を参照して実施例の作用を説明す
る。

いま、画素データが入力され、ヒストグラム演算を行な
い、結果を出力した後にヒストグラム演算用メモリをク
リアする場合を考える。

まず、最初の画面の画素データがシステムクロック＊Ｃ
ＬＫに同期しながらリードレジスタ２１１に入力される
。

リードレジスタ２１１ではシステムクロック＊ＣＬ　Ｋ
に同期して画素データが読み取られ、ライトレジスタ２
１３、セレクタ２３１、比較器２２１にアドレス出力さ
れる。

ライトレジスタ２１３ではシステムクロック本ＣＬＫに
同期して入力されたアドレスＡＤＤＲが書き込まれ、前
回のアドレスが保持される。

そして前回のアドレスＡＤＤＷはセレクタ２３１、比較
器２２１へ出力される。

セレクタ２３１ではシステムクロック木ＣＬＫの倍の周
波数であるクロック木ＣＬＫ２に同期してＡＤＤＲ，Ａ
ＤＤＷが切り換わり、システムクロック本ＣＬＫの１サ
イクル内で読み出し、書き込みを行なうアドレスＡＤＨ
がメモリ２５５へ出力される。

また比較器２２１ではＡＤＤＲとＡＤＤＷとが比較され
、前回のアドレスと現在のアドレスとが一致したときに
本ＡＬＵ入力セレクト信号が出力される。

メモリ２５５は、ヒストグラム演算に先立ちクリアされ
ており、入力されたアドレスＡＤＲのデータが読み出さ
れ、入力端レジスタ２９１へ出力される（Ｄｏｕｔ出力
）。

入力側レジスタ２９１ではＤｏｕｔ出力が読み出され、
その出力信号Ｒｅｇｉ出力はセレクタ２９３に入力され
る。

セレクタ２９３からはＡＬＵ入力が加算器２６３に入力
される。

加算器２６３てはＡＬＵ入力されたアドレスに１が加算
され出力される。

加算器２６３より出力されたＡＬＵ出力は出力側レジス
タに２８１に入力され、出力側レジスタ２８１からはＲ
ｅｇｏ出力がメモリ２５５、セレクタ２９３へ送られる
。

メモリ２５５ではクロック＊ＣＬＫ２に同期してＲｅｇ
ｏ出力が入力され（Ｄｉｎ）、記憶される。

次に同じ濃度値のアドレスが連続してメモリ２５５に入
力された場合につき説明する。

例えば、前回（ｎ回）のアドレスと現在（ｎ＋１回）の
アドレスが同一である場合、アドレスを２と仮定すると
、前回のアドレス２は加算器２６３で１加算され、ｎ＋
１回目の加算結果データとしてメモリ２５５に記憶され
るはずである。

しかしメモリ２５５では前回のアドレス２が記憶される
前に、現在のアドレス２が読み出されてしまうため、加
算器２６３では繰り返しｎに１が加算されることになる
。

そこで前回のデータと現在のデータとが一致したときは
、比較器２２１からセレクタ２９３へ本ＡＬＵ入力セレ
クト信号が送られる。

セレクタ２９３では本ＡＬＵセレクト信号に従って、前
回のアドレス（Ｒｅｇｉ）ではなく前回の加算結果デー
タ（Ｒｅｇｏ出力）が選択されて、加算器２６３へ入力
（ＡＬＵ入力）される。

このため、前回のアドレスと同一値である現在のアドレ
スがメモリ２５５に読み出されても、加算器２６３で１
加算され、ｎ＋２回目の演算結果データとされる。また
その間に前回の加算結果データはメモリ２５５に記憶さ
れる。

以上説明したように本実施例によれば、入力された画素
データはヒストグラム算出制御部１３１で各画面毎に切
り分けられ、奇数画面口の画素データはヒストグラム演
算部２５１へ送られ、偶数画面口の画素データはヒスト
グラム演算部２５３へ送られる。

各ヒストグラム演算部２５１．２５３ではそれぞれヒス
トグラム演算が行なわれるが、同一値の画素データが連
続入力されて、前回入力のデータの演算結果が記憶され
る前に現在入力のデータがメモリ２５５に読み出されて
も、順次ヒストグラム演算が行なわれる。

このため従来の装置に比べ約半分の回路規模でヒストグ
ラム演算が行なえる。

また、使用する回路素子もメモリ２５５以外は従来装置
と同じ処理速度のものを使用できる。

［発明の効果コ 以上説明したように本発明によれば、ヒストグラム算出
記憶部を従来装置の約半数の回路素子で構成できるため
、ヒストグラム算出記憶部の回路規模を小型化、簡素化
できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は実施例の全体構成説明図 第３図は実施例におけるヒストグラム算出制御部の構成
説明図、 第４図は実施例におけるヒストグラム演算部の構成説明
図、 第５図は実施例の作用を説明するタイムチャート、第６
図は従来例の構成説明図である。 １１・・・データ保持手段 １３・・・データ比較手段 １５・・・演算手段 １７・・・記憶手段 １９・・・選択手段 １３１・・・ヒストグラム算出制御部 １１５１・・・ヒストグラム算出記憶部２５１・・・ヒ
ストグラム演算部 ２５３・・・ヒストグラム演算部 １７１・・・ヒストグラム合計部 ２１１・・・リードレジスタ ２１３・・・ライトレジスタ ２２１・・・比較器 ２３１・・・セレクタ ２５５・・・メモリ ２９１・・・入力側レジスタ ２９３・・・セレクタ ２６３・・・加算器 ２８１・・・出力側レジスタ ３００・・・ヒストグラム出力部

Claims (1)

1. 【特許請求の範囲】 与えられた画素データのヒストグラムを算出して算出結
   果を記憶するヒストグラム算出記憶部（１５１）と、 連続入力の各画素データをヒストグラム算出記憶部（１
   ５１）に与えてヒストグラム算出記憶部（１５１）を制
   御するヒストグラム算出制御部（１１３）と、 を有し、 ヒストグラム算出制御部（１１３）は、 入力された画素データを保持するデータ保持手段（１１
   ）と、 データ保持手段（１１）に保持された前回入力の画素デ
   ータと現在入力の画素データとを比較するデータ比較手
   段（１３）と、 を含み、 ヒストグラム算出記憶部（１５１）は、 画素データのヒストグラム演算を行なう演算手段（１５
   ）と、 演算手段（１５）の演算結果を示すデータが書き込まれ
   る記憶手段（１７）と、 前回入力の画素データと現在入力の画素データとが一致
   したときに演算手段（１５）の演算結果を示すデータを
   選択し、前回入力の画素データと現在入力の画素データ
   とが異なるときには記憶手段（１７）で読み出されたデ
   ータを選択して、演算手段（１５）に与える選択手段（
   １９）と、を含む ことを特徴とするヒストグラム算出装置。