JPH04207218A - パルス選択回路 - Google Patents
パルス選択回路Info
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- JPH04207218A JPH04207218A JP28645590A JP28645590A JPH04207218A JP H04207218 A JPH04207218 A JP H04207218A JP 28645590 A JP28645590 A JP 28645590A JP 28645590 A JP28645590 A JP 28645590A JP H04207218 A JPH04207218 A JP H04207218A
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- 230000002747 voluntary effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
この発明は、２つの信号入力端子を備え、これら２つの
信号入力端子より入力される２つのパルス信号のうち一
方を出力するパルス選択回路、特に２つのパルス信号の
うち一方を選択出力するためのパルス選択信号を必要と
しないパルス選択回路に関するものである。
信号入力端子より入力される２つのパルス信号のうち一
方を出力するパルス選択回路、特に２つのパルス信号の
うち一方を選択出力するためのパルス選択信号を必要と
しないパルス選択回路に関するものである。
［従来の技術１
従来、この種の装置として、第３図に示すようなものが
あった。この図は実公平２−６６８２号公報に示された
もので、図において（’１１は第１パルス信号入力端子
、（２）は第２パルス信号入力端子、（４）は第２ Ａ
ＮＤゲート、（５）はＯＲゲート、（６）はパルス信号
出力端子、（７）はインバータ、（８）は第１ ＡＮＤ
ゲート、（９）はバイナリアップカウンタ、（９Ｃ）は
前記バイナリアップカウンタ（９）のカウント信号出力
端子、（９工）は同カウンタのクロックパルス信号入力
端子、（９Ｒ）は同カウンタのリセット信号入力端子で
ある。
あった。この図は実公平２−６６８２号公報に示された
もので、図において（’１１は第１パルス信号入力端子
、（２）は第２パルス信号入力端子、（４）は第２ Ａ
ＮＤゲート、（５）はＯＲゲート、（６）はパルス信号
出力端子、（７）はインバータ、（８）は第１ ＡＮＤ
ゲート、（９）はバイナリアップカウンタ、（９Ｃ）は
前記バイナリアップカウンタ（９）のカウント信号出力
端子、（９工）は同カウンタのクロックパルス信号入力
端子、（９Ｒ）は同カウンタのリセット信号入力端子で
ある。
なお、第１パルス信号入力端子（１）は第１ ＡＮＤゲ
ート（８）の一方の入力端子と第２ ＡＮＤゲート（４
）の一方の入力端子に接続されている。第２パルス信号
入力端子（２）はＯＲゲート（５）の一方の入力端子と
、バイナリアップカウンタ（９）のリセット信号入力端
子（９Ｒ）に接続されている。バイナリアップカウンタ
（９）のカウント信号出力端子（９ｃ）はインバータ（
７）の入力端子と第２ ＡＮＤゲート（４）の一方の入
力端子に接続されている。前記インバータ（７）の出力
端子は第１ ＡＮＤゲート（８）の一方の入力端子に接
続されている。前記第１ ＡＮＤゲート（８）の出力端
子はＯＲゲート（５）の一方の入力端子に接続されてい
る。前記ＯＲゲート（５）の出力端子はパルス信号出力
端子（６）に接続されている。なお、第４図（ａｌ〜（
ｅｌは第３図番部（ａ）〜（ｅ）の動作を示すタイミン
グ図である。
ート（８）の一方の入力端子と第２ ＡＮＤゲート（４
）の一方の入力端子に接続されている。第２パルス信号
入力端子（２）はＯＲゲート（５）の一方の入力端子と
、バイナリアップカウンタ（９）のリセット信号入力端
子（９Ｒ）に接続されている。バイナリアップカウンタ
（９）のカウント信号出力端子（９ｃ）はインバータ（
７）の入力端子と第２ ＡＮＤゲート（４）の一方の入
力端子に接続されている。前記インバータ（７）の出力
端子は第１ ＡＮＤゲート（８）の一方の入力端子に接
続されている。前記第１ ＡＮＤゲート（８）の出力端
子はＯＲゲート（５）の一方の入力端子に接続されてい
る。前記ＯＲゲート（５）の出力端子はパルス信号出力
端子（６）に接続されている。なお、第４図（ａｌ〜（
ｅｌは第３図番部（ａ）〜（ｅ）の動作を示すタイミン
グ図である。
次に動作について説明する。
先ずバイナリアップカウンタ（９）の動作を説明する。
バイナリアップカウンタ（９）のリセット信号入力端子
（９Ｒ）が゛Ｌ゛レベルのときカウント動作を行い、”
Ｈ”レベルのときリセット動作を行いカウント出力端子
（９Ｃ）を非同期で°゛Ｌ°゛Ｌ°゛レベル。カウント
動作は、クロックパルス信号入力端子（９■）の入力信
号が°°Ｈ°°レベルから” Ｌ ” レベルに変化す
るイミングでカウントアツプする。リセット動作の後、
クロックパルス信号入力端子（９Ｉ）の入力信号が２回
°“Ｈ”レベルから” Ｌ ” レベルに変化した場合
に、前記カウント出力端子（９Ｃ）は“Ｌ”レベルから
゛Ｈ゛レベルに変化する。
（９Ｒ）が゛Ｌ゛レベルのときカウント動作を行い、”
Ｈ”レベルのときリセット動作を行いカウント出力端子
（９Ｃ）を非同期で°゛Ｌ°゛Ｌ°゛レベル。カウント
動作は、クロックパルス信号入力端子（９■）の入力信
号が°°Ｈ°°レベルから” Ｌ ” レベルに変化す
るイミングでカウントアツプする。リセット動作の後、
クロックパルス信号入力端子（９Ｉ）の入力信号が２回
°“Ｈ”レベルから” Ｌ ” レベルに変化した場合
に、前記カウント出力端子（９Ｃ）は“Ｌ”レベルから
゛Ｈ゛レベルに変化する。
第２パルス信号入力端子（２）の入力信号すを第４図（
ｂ）のように第１パルス信号入力端子ｉｌｌがら入力さ
れる入力信号ａを同図（ａ）のようなパルス信号の２周
期以上にわたって゛Ｌ°゛レベルに保持すると、バイナ
リアップカウンタ（９）のカウント出力端子（９Ｃ）は
Ｈ”レベルとなる。そのためにインバータ（７）の出力
は“Ｌ′ルベルとなり、第１ ＡＮＤゲート（８）の出
力信号Ｃも第４図（Ｃ）のようにＬ ”レベルとなる。
ｂ）のように第１パルス信号入力端子ｉｌｌがら入力さ
れる入力信号ａを同図（ａ）のようなパルス信号の２周
期以上にわたって゛Ｌ°゛レベルに保持すると、バイナ
リアップカウンタ（９）のカウント出力端子（９Ｃ）は
Ｈ”レベルとなる。そのためにインバータ（７）の出力
は“Ｌ′ルベルとなり、第１ ＡＮＤゲート（８）の出
力信号Ｃも第４図（Ｃ）のようにＬ ”レベルとなる。
その結果、バイナリアップカウンタ（９）はカウント動
作を行わないので、バイナリアップカウンタ（９）のカ
ウント出力端子（９Ｃ）は°“Ｈ”レベルを保持する。
作を行わないので、バイナリアップカウンタ（９）のカ
ウント出力端子（９Ｃ）は°“Ｈ”レベルを保持する。
バイナリアップカウンタ（９）のカウント出力端子（９
Ｃ）が“Ｈ”レベルのとき第２ ＡＮＤゲート（４）の
出力信号ｄは第４図ｆｄ）のように第１パルス信号入力
端子（１）の入力信号と等しくなる。さらに、ＯＲゲー
ト（５）の出力は第２ ＡＮＤゲート（４）の出力と等
しくなり、パルス信号出力端子（６）には、第１パルス
信号入力端子（１）の入力信号ａが出力される。
Ｃ）が“Ｈ”レベルのとき第２ ＡＮＤゲート（４）の
出力信号ｄは第４図ｆｄ）のように第１パルス信号入力
端子（１）の入力信号と等しくなる。さらに、ＯＲゲー
ト（５）の出力は第２ ＡＮＤゲート（４）の出力と等
しくなり、パルス信号出力端子（６）には、第１パルス
信号入力端子（１）の入力信号ａが出力される。
次に、第１パルス信号入力端子（１）の入力信号ａと周
波数、１周期中のＨ”レベルの時間がほぼ等しいパルス
信号すが第２パルス信号入力端子（２）から入力される
場合、第２パルス信号入力端子（２）の入力信号すが°
“Ｈ”レベルならば、バイナリカウンタ（９）のリセッ
ト信号入力端子（９Ｒ）は”Ｈ”レベルとなり、カウン
ト信号出力端子（９Ｃ）は°°Ｌ″レベルとなり、イン
バータ（７）の出力は“Ｈ”レベルとなる。その結果、
次に第２パルス信号入力端子（２）の入力信号すがＬ”
レベルとなると、バイナリカウンタ（９）は第１ ＡＮ
Ｄゲート（８）を経て第１パルス信号入力端子（１）よ
り入力されるパルス信号ａによりカウント動作を行うが
、第１パルス信号入力端子（１）より入力されるパルス
信号ａが２回” Ｈ”レベルから“Ｌ°°レベルに変化
するより早（第２パルス信号入力端子（２）の入力信号
すが°“Ｈ”レベルとなり、バイナリアップカウンタ（
９）はリセットされるのでバイナリアップカウンタ（９
）のカウント信号出力端子（９Ｃ）は゛°Ｌ°゛レベル
のまま保持される。従って第２ ＡＮＤゲート（４）の
出力も゛Ｌ゛レベルのままとなり、ＯＲゲート（５）の
出力は第２パルス信号入力端子（２）の入力信号すと等
しくなり、パルス信号出力端子（６）には、第２パルス
信号入力端子（２）の入力信号すが出力される。
波数、１周期中のＨ”レベルの時間がほぼ等しいパルス
信号すが第２パルス信号入力端子（２）から入力される
場合、第２パルス信号入力端子（２）の入力信号すが°
“Ｈ”レベルならば、バイナリカウンタ（９）のリセッ
ト信号入力端子（９Ｒ）は”Ｈ”レベルとなり、カウン
ト信号出力端子（９Ｃ）は°°Ｌ″レベルとなり、イン
バータ（７）の出力は“Ｈ”レベルとなる。その結果、
次に第２パルス信号入力端子（２）の入力信号すがＬ”
レベルとなると、バイナリカウンタ（９）は第１ ＡＮ
Ｄゲート（８）を経て第１パルス信号入力端子（１）よ
り入力されるパルス信号ａによりカウント動作を行うが
、第１パルス信号入力端子（１）より入力されるパルス
信号ａが２回” Ｈ”レベルから“Ｌ°°レベルに変化
するより早（第２パルス信号入力端子（２）の入力信号
すが°“Ｈ”レベルとなり、バイナリアップカウンタ（
９）はリセットされるのでバイナリアップカウンタ（９
）のカウント信号出力端子（９Ｃ）は゛°Ｌ°゛レベル
のまま保持される。従って第２ ＡＮＤゲート（４）の
出力も゛Ｌ゛レベルのままとなり、ＯＲゲート（５）の
出力は第２パルス信号入力端子（２）の入力信号すと等
しくなり、パルス信号出力端子（６）には、第２パルス
信号入力端子（２）の入力信号すが出力される。
なお、第４図（ｅ）に示す信号はパルス信号出力端子（
６）に出力される信号ｅである。
６）に出力される信号ｅである。
以上のように、第１パルス信号入力端子（１）からパル
ス信号を入力する場合は、第２パルス信号入力端子（２
）が“Ｌ ”ならば、第１パルス信号入力端子（１）か
らのパルス信号がパルス信号出力端子（６）に出力され
、第２パルス信号入力端子（２）からパルス信号を入力
すると、第２パルス信号入力端子（２）からのパルス信
号がパルス信号出力端子（６）に出力され、入力される
２つのパルス信号の一方を選択して出力するようになっ
ているものである。
ス信号を入力する場合は、第２パルス信号入力端子（２
）が“Ｌ ”ならば、第１パルス信号入力端子（１）か
らのパルス信号がパルス信号出力端子（６）に出力され
、第２パルス信号入力端子（２）からパルス信号を入力
すると、第２パルス信号入力端子（２）からのパルス信
号がパルス信号出力端子（６）に出力され、入力される
２つのパルス信号の一方を選択して出力するようになっ
ているものである。
［発明が解決しようとする課題］
従来のパルス選択回路は以上のように構成されているの
で、必要とするゲートの数が多く、構成が複雑なバイナ
リアップカウンタを使用することから、回路規模が大き
い。また、クロック信号にゲートをかけるので、回路を
ＩＣ化するには適さないという問題点があった。
で、必要とするゲートの数が多く、構成が複雑なバイナ
リアップカウンタを使用することから、回路規模が大き
い。また、クロック信号にゲートをかけるので、回路を
ＩＣ化するには適さないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、回路規模が小さく、ＩＣ化に適したパルス選
択回路を得ることを目的とする。
たもので、回路規模が小さく、ＩＣ化に適したパルス選
択回路を得ることを目的とする。
［課題を解決するための手段］
この発明に係るパルス選択回路は、第１のパルス信号が
入力される第１パルス信号入力端子と、第２のパルス信
号が入力される第２パルス信号入力端子と、前記第１パ
ルス信号入力端子がクロック入力端子に接続され、前記
第２パルス信号入力端子がリセット入力端子に接続され
、”Ｈ”レベル信号がデータ入力端子に接続されたシフ
トレジスタと、前記第１パルス信号入力端子を第１の入
力端子に、前記シフトレジスタのデータ出力端子を第２
の入力端子に接続したＡＮＤゲートと、前記ＡＮＤゲー
トの出力端子を第１の入力端子に、前記第２のパルス信
号入力端子を第２の入力端子に接続したＯＲゲートとを
備え、上記ＯＲゲートが前記第１のパルス信号又は前記
第２のパルス信号のうちの一方を出力するよう構成した
ものである。
入力される第１パルス信号入力端子と、第２のパルス信
号が入力される第２パルス信号入力端子と、前記第１パ
ルス信号入力端子がクロック入力端子に接続され、前記
第２パルス信号入力端子がリセット入力端子に接続され
、”Ｈ”レベル信号がデータ入力端子に接続されたシフ
トレジスタと、前記第１パルス信号入力端子を第１の入
力端子に、前記シフトレジスタのデータ出力端子を第２
の入力端子に接続したＡＮＤゲートと、前記ＡＮＤゲー
トの出力端子を第１の入力端子に、前記第２のパルス信
号入力端子を第２の入力端子に接続したＯＲゲートとを
備え、上記ＯＲゲートが前記第１のパルス信号又は前記
第２のパルス信号のうちの一方を出力するよう構成した
ものである。
〔作用１
この発明においては、第１のパルス信号入力端子からの
入力信号によりシフトレジスタが°Ｈ”レベルのデータ
をシフトし、第２のパルス信号入力端子からの入力信号
が前記シフトレジスタをリセットし、ＡＮＤゲートが第
１のパルス信号入力端子からの入力信号と前記シフトレ
ジスタの出力信号の論理積を出力し、ＯＲゲートが第２
のパルス信号入力端子からの入力信号と前記ＡＮＤゲー
トの出力の論理和を出力することで、パルス信号出力端
子は第１のパルス信号入力端子からの入力信号と第２の
パルス信号入力端子からの入力信号のうち一方を選択し
て出力する。
入力信号によりシフトレジスタが°Ｈ”レベルのデータ
をシフトし、第２のパルス信号入力端子からの入力信号
が前記シフトレジスタをリセットし、ＡＮＤゲートが第
１のパルス信号入力端子からの入力信号と前記シフトレ
ジスタの出力信号の論理積を出力し、ＯＲゲートが第２
のパルス信号入力端子からの入力信号と前記ＡＮＤゲー
トの出力の論理和を出力することで、パルス信号出力端
子は第１のパルス信号入力端子からの入力信号と第２の
パルス信号入力端子からの入力信号のうち一方を選択し
て出力する。
〔実施例］
第１図はこの発明の一実施例を示す接続図であり、（１
１、［２） 、 ＋５） 、 ＋６）は第３図に示した
従来装置と同一のものである。
１、［２） 、 ＋５） 、 ＋６）は第３図に示した
従来装置と同一のものである。
（３）はシフトレジスタ、（３Ｄ）は前記シフトレジス
タのデータ入力端子、（３Ｃ）は同シフトレジスタのデ
ータ出力端子、（３Ｉ）は同シフトレジスタのクロック
パルス入力端子、（３Ｒ）は同シフトレジスタのリセッ
ト信号入力端子、（４）はＡＮＤゲートである。
タのデータ入力端子、（３Ｃ）は同シフトレジスタのデ
ータ出力端子、（３Ｉ）は同シフトレジスタのクロック
パルス入力端子、（３Ｒ）は同シフトレジスタのリセッ
ト信号入力端子、（４）はＡＮＤゲートである。
なお、第１パルス信号入力端子（１）はＡＮＤゲート（
４）の一方の入力端子とシフトレジスタ（３）のクロッ
クパルス入力端子（３Ｉ）に接続されている。
４）の一方の入力端子とシフトレジスタ（３）のクロッ
クパルス入力端子（３Ｉ）に接続されている。
第２パルス信号入力端子（２）はＯＲゲート（５）の−
方の入力端子とシフトレジスタ（３）のリセット端子（
３Ｒ）に接続されている。シフトレジスタ（３）のデー
タ入力端子（３Ｄ）は°゛Ｈ”レベルに保たれる。
方の入力端子とシフトレジスタ（３）のリセット端子（
３Ｒ）に接続されている。シフトレジスタ（３）のデー
タ入力端子（３Ｄ）は°゛Ｈ”レベルに保たれる。
シフトレジスタ（３）のデータ出力端子（３Ｃ）はＡＮ
Ｄゲート（４）の一方の入力端子に接続されている。
Ｄゲート（４）の一方の入力端子に接続されている。
前記ＡＮＤゲート（４）の出力端子はＯＲゲート（５）
の一方の入力端子に接続されている。前記ＯＲゲート（
５）の出力端子はパルス信号出力端子（６）に接続され
ている。
の一方の入力端子に接続されている。前記ＯＲゲート（
５）の出力端子はパルス信号出力端子（６）に接続され
ている。
また、第２図（ａ）〜（ｅ）は第１図番部のａ −ｅの
動作を示すタイミング図である。
動作を示すタイミング図である。
次に動作について説明する。シフトレジスタ（３）の動
作を説明する。シフトレジスタ（３）のリセット信号入
力端子（３Ｒ）が°“Ｌ”レベルのときシフト動作を行
い、“°Ｈ”レベルのときリセット動作を行いデータ出
力端子（３Ｃ）を非−期で″Ｌ”レベルに変える。シフ
ト動作は、クロックパルス信号入力端子（３）の入力端
子（３Ｉ）の入力信号ａが”Ｈ”レベルから°“Ｌ”レ
ベルに変化するタイミングでデータをシフトする。デー
タ入力端子（３Ｄ）の入力を°゛Ｈ”レベルに保ってい
るので、リセット動作の後、クロックパルス信号入力端
子（３Ｉ）の入力端子（３）の入力信号ａが２回°“Ｈ
”レベルから°“Ｌ”レベルに変化した場合に、前記デ
ータ出力端子（３Ｃ）の出力信号Ｃは°゛Ｌ°゛Ｌ°゛
レベルＨ′″Ｈ′″レベルる。
作を説明する。シフトレジスタ（３）のリセット信号入
力端子（３Ｒ）が°“Ｌ”レベルのときシフト動作を行
い、“°Ｈ”レベルのときリセット動作を行いデータ出
力端子（３Ｃ）を非−期で″Ｌ”レベルに変える。シフ
ト動作は、クロックパルス信号入力端子（３）の入力端
子（３Ｉ）の入力信号ａが”Ｈ”レベルから°“Ｌ”レ
ベルに変化するタイミングでデータをシフトする。デー
タ入力端子（３Ｄ）の入力を°゛Ｈ”レベルに保ってい
るので、リセット動作の後、クロックパルス信号入力端
子（３Ｉ）の入力端子（３）の入力信号ａが２回°“Ｈ
”レベルから°“Ｌ”レベルに変化した場合に、前記デ
ータ出力端子（３Ｃ）の出力信号Ｃは°゛Ｌ°゛Ｌ°゛
レベルＨ′″Ｈ′″レベルる。
第２パルス信号入力端子（２）の入力信号すを第２図（
ｂ）のように第１パルス信号入力端子（１）から入力さ
れる同図（ａｌのようなパルス信号ａの２周期以上にわ
たってＬ”レベルに保持すると、シフトレジスタ（３）
のデータ出力端子（３Ｃ）は第２図（Ｃ）のようにＨ”
レベルとなる。シフトレジスタ（３）のデータ出力端子
（３Ｃ）が°゛Ｈ”レベルのとき、ＡＮＤゲート（４）
の出力信号ｄは第２図（ｄ＋のように第１パルス信号入
力端子（１）の入力信号ａと等しくなる。さらに、ＯＲ
ゲート（５）の出力信号ｅはＡＮＤゲート（４）の出力
ｄと等しくなり、パルス信号出力端子（６）には、第１
パルス信号入力端子（１）の入力信号ａが出力される。
ｂ）のように第１パルス信号入力端子（１）から入力さ
れる同図（ａｌのようなパルス信号ａの２周期以上にわ
たってＬ”レベルに保持すると、シフトレジスタ（３）
のデータ出力端子（３Ｃ）は第２図（Ｃ）のようにＨ”
レベルとなる。シフトレジスタ（３）のデータ出力端子
（３Ｃ）が°゛Ｈ”レベルのとき、ＡＮＤゲート（４）
の出力信号ｄは第２図（ｄ＋のように第１パルス信号入
力端子（１）の入力信号ａと等しくなる。さらに、ＯＲ
ゲート（５）の出力信号ｅはＡＮＤゲート（４）の出力
ｄと等しくなり、パルス信号出力端子（６）には、第１
パルス信号入力端子（１）の入力信号ａが出力される。
次に、第１パルス信号入力端子（１）の入力信号ａと周
波数、１周期中のＨ”レベルの時間がほぼ等しいパルス
信号すが第２パルス信号入力端子（２）から人力される
場合、第２パルス信号入力端子（２）の人力信号すが°
°Ｈ°゛レベルならば、シフトレジスタ（３）のリセッ
ト信号入力端子（３Ｒ）は”Ｈ”レベルとなり、データ
出力端子（３Ｃ）は“Ｌパレベルとなる。第２パルス信
号入力端子（２）の入力信号すが゛°Ｌ°゛レベルにな
れば、シフトレジスタ（３）は第１パルス信号入力端子
（１）より入力されるパルス信号ａによりシフト動作を
行うが、第１パルス信号入力端子（１）より人力される
パルス信号ａが２回“Ｈパレベルから°°Ｌ゛レベルに
変化するより早く第２パルス信号入力端子（２）の入力
信号すが°゛Ｈ°゛Ｈ°゛レベルでシフトレジスタ（３
）はリセットされ、シフトレジスタ（３）のデータ信号
出力端子（３Ｃ）はＬ ”レベルのまま保持される。従
ってＡＮＤゲート（４）の出力信号ｄも゛Ｌ°゛レベル
のままとなり、ＯＲゲート（５）の出力信号ｅは第２パ
ルス信号入力端子（２）の入力信号すと等しくなり、パ
ルス信号出力端子（６）には、第２パルス信号入力端子
（２）の入力信号すが出力される。
波数、１周期中のＨ”レベルの時間がほぼ等しいパルス
信号すが第２パルス信号入力端子（２）から人力される
場合、第２パルス信号入力端子（２）の人力信号すが°
°Ｈ°゛レベルならば、シフトレジスタ（３）のリセッ
ト信号入力端子（３Ｒ）は”Ｈ”レベルとなり、データ
出力端子（３Ｃ）は“Ｌパレベルとなる。第２パルス信
号入力端子（２）の入力信号すが゛°Ｌ°゛レベルにな
れば、シフトレジスタ（３）は第１パルス信号入力端子
（１）より入力されるパルス信号ａによりシフト動作を
行うが、第１パルス信号入力端子（１）より人力される
パルス信号ａが２回“Ｈパレベルから°°Ｌ゛レベルに
変化するより早く第２パルス信号入力端子（２）の入力
信号すが°゛Ｈ°゛Ｈ°゛レベルでシフトレジスタ（３
）はリセットされ、シフトレジスタ（３）のデータ信号
出力端子（３Ｃ）はＬ ”レベルのまま保持される。従
ってＡＮＤゲート（４）の出力信号ｄも゛Ｌ°゛レベル
のままとなり、ＯＲゲート（５）の出力信号ｅは第２パ
ルス信号入力端子（２）の入力信号すと等しくなり、パ
ルス信号出力端子（６）には、第２パルス信号入力端子
（２）の入力信号すが出力される。
なお、第２図（ｅ）に示す信号ｅは、パルス信号出力端
子（６）に出力される出力信号ｅである。
子（６）に出力される出力信号ｅである。
以上のように第１パルス信号入力端子（１）からパルス
信号を入力する場合は、第２パルス信号入力端子（２）
が“Ｌ”レベルならば、第１パルス信号入力端子（１）
からのパルス信号がパルス信号出力端子（６）に出力さ
れ、第２パルス信号入力端子（２）からパルス信号を入
力すると、第２パルス信号入力端子（２）からのパルス
信号がパルス信号出力端子（６）に出力され、入力され
る２つのパルス信号の一方を選択して出力するようにな
っているものである。
信号を入力する場合は、第２パルス信号入力端子（２）
が“Ｌ”レベルならば、第１パルス信号入力端子（１）
からのパルス信号がパルス信号出力端子（６）に出力さ
れ、第２パルス信号入力端子（２）からパルス信号を入
力すると、第２パルス信号入力端子（２）からのパルス
信号がパルス信号出力端子（６）に出力され、入力され
る２つのパルス信号の一方を選択して出力するようにな
っているものである。
なお、第２パルス信号入力端子（２）の入力信号として
は必要に応じて変化する信号であれば良く、第１パルス
信号入力端子（１）からのパルス信号を第２パルス信号
入力端子（２）の人力信号によって０Ｎ１０ＦＦ制御す
るような使用方法も可能である。
は必要に応じて変化する信号であれば良く、第１パルス
信号入力端子（１）からのパルス信号を第２パルス信号
入力端子（２）の人力信号によって０Ｎ１０ＦＦ制御す
るような使用方法も可能である。
〔発明の効果１
以上のように、この発明によれば、パルス選択回路をシ
フトレジスタとＡＮＤゲートとＯＲゲートで構成したの
で、パルス選択信号を必要としない、回路規模の小さい
パルス選択回路が得られるという効果があり、特に優先
順位が決まっているような２つのパルス信号の入力回路
などの用途に有効である。
フトレジスタとＡＮＤゲートとＯＲゲートで構成したの
で、パルス選択信号を必要としない、回路規模の小さい
パルス選択回路が得られるという効果があり、特に優先
順位が決まっているような２つのパルス信号の入力回路
などの用途に有効である。
第１図はこの発明の一実施例を示す接続図、第２図（ａ
ｌ〜（ｅｌは第１図番部の動作を示すタイミング図、第
３図は従来のパルス信号選択回路を示す接続図、第４図
（ａｌ〜（ｅ）は第３図番部の動作を示すタイミング図
である。 図において、（１１は第１のパルス信号入力端子、（２
）は第２パルス信号入力端子、（３）はシフトレジスタ
、（３Ｄ）はシフトレジスタ（３）のデータ入力端子、
（３Ｃ）はシフトレジスタ（３）のデータ出力端子、（
３Ｉ）はシフトレジスタ（３）のクロックパルス入力端
子、（３Ｒ）はシフトレジスタ（３）のリセット信号入
力端子、（４）はＡＮＤゲート、（５）はＯＲゲート、
（６）はパルス信号出力端子。 向、各図中、同一符号は同−又は相当部分を示す。 手続補装置（自発） 平成 ３年 ３月１８日
ｌ〜（ｅｌは第１図番部の動作を示すタイミング図、第
３図は従来のパルス信号選択回路を示す接続図、第４図
（ａｌ〜（ｅ）は第３図番部の動作を示すタイミング図
である。 図において、（１１は第１のパルス信号入力端子、（２
）は第２パルス信号入力端子、（３）はシフトレジスタ
、（３Ｄ）はシフトレジスタ（３）のデータ入力端子、
（３Ｃ）はシフトレジスタ（３）のデータ出力端子、（
３Ｉ）はシフトレジスタ（３）のクロックパルス入力端
子、（３Ｒ）はシフトレジスタ（３）のリセット信号入
力端子、（４）はＡＮＤゲート、（５）はＯＲゲート、
（６）はパルス信号出力端子。 向、各図中、同一符号は同−又は相当部分を示す。 手続補装置（自発） 平成 ３年 ３月１８日
Claims (1)
- 第１のパルス信号が入力される第１パルス信号入力端子
と、第２のパルス信号が入力される第２パルス信号入力
端子と、前記第１パルス信号入力端子がクロック入力端
子に接続され、前記第２パルス信号入力端子がリセット
入力端子に接続され、“Ｈ”レベル信号がデータ入力端
子に接続されたシフトレジスタと、前記第１パルス信号
入力端子を第１の入力端子に、前記シフトレジスタのデ
ータ出力端子を第２の入力端子に接続したＡＮＤゲート
と、前記ＡＮＤゲートの出力端子を第１の入力端子に、
前記第２のパルス信号入力端子を第２の入力端子に接続
したＯＲゲートとを備え、上記ＯＲゲートが前記第１の
パルス信号又は前記第２のパルス信号のうちの一方を出
力するよう構成したことを特徴とするパルス選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28645590A JPH04207218A (ja) | 1990-10-24 | 1990-10-24 | パルス選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28645590A JPH04207218A (ja) | 1990-10-24 | 1990-10-24 | パルス選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04207218A true JPH04207218A (ja) | 1992-07-29 |
Family
ID=17704615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28645590A Pending JPH04207218A (ja) | 1990-10-24 | 1990-10-24 | パルス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04207218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016931A (ja) * | 2006-07-03 | 2008-01-24 | Fujitsu Ltd | 半導体装置、電子機器及び同期制御方法 |
-
1990
- 1990-10-24 JP JP28645590A patent/JPH04207218A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008016931A (ja) * | 2006-07-03 | 2008-01-24 | Fujitsu Ltd | 半導体装置、電子機器及び同期制御方法 |
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