KR0174706B1 - 신호 처리 장치 - Google Patents

Abstract

본 발명은 신호 처리기(10)를 가지는 신호 처리 장치에 관한 것으로, 시스템에서, 외부 회로(11)의 액세스 시간에 대응하기 위한 인터페이스 회로를 필요로하지 않고, 다양한 액세스 시간을 갖는 외부 회로들에 적응적으로 대처할 수 있으며, 적절한 프리챠지 시간을 가지면서도 외부 회로 액세스 시간의 마진을 최대로 확보할 수 있도록 하기 위해, 상대적으로 작은 주파수를 갖는 클럭에 의해 동작하는 외부 회로(11)와, 이 외부 회로(11)로 제공되는 클럭보다 큰 주파수를 갖는 다른 클럭(CLK)에 의해 동작하는 신호 처리기(10)를 갖는 장치에서, 분주 회로(20) 및 선택 회로(30)를 구성하고, 이들을 이용하여 신호 처리기(10)가 외부 회로(11)를 액세스하는 동안 액세스 시간과 일치하도록 상기 클럭(CLK)을 분주하여 신호 처리기(10)로 제공한다.

Description

신호 처리 장치(A Signal Processing Apparatus)

제1도는 종래의 기술을 보여주는 블록도.

제2도는 본 발명에 따른 신호 처리 장치의 일 예를 보여주는 블록도.

제3도는 제2도의 클럭 신호들의 파형도.

제4도는 제2도의 클럭 CLK1을 얻기 위한 상태도.

제5도는 제2도의 클럭 CLK2을 얻기 위한 상태도.

제6도는 제2도의 클럭 CLK3을 얻기 위한 상태도.

* 도면의 주요부분에 대한 부호의 설명

10 : 신호 처리기 11 : 외부 회로

12 : 인터페이스 회로 13 : 클럭 조정 회로

20 : 분주 회로 21 : 카운터

22 : 클럭 발생 회로 30 : 선택 회로

[산업상의 이용분야]

본 발명은, DSP(Digital Signal Processor) 등과 같이, 소정의 클럭(clock)에 동기적으로 동작하고, 신호에 포함된 유용한 정보를 추출하여 덧셈, 곱셈, 나눗셈, 미분, 적분, 비선형 연산 등을 수행하는 신호 처리기를 가지는 신호 처리 장치에 관한 것이다.

[종래의 기술 및 그의 문제점]

제1도는 신호 처리기가 자신의 매스터 클럭(master clock)의 주기와 상이한 액세스 시간(access time)을 갖는 외부 회로(external circuit)를 액세스하도록 하기 위한 종래의 기술을 보여주는 블록도이다. 참조 번호 10은 소정의 제 1 클럭(CLK)에 의해 동작하는 제 1 회로부인 신호 처리기, 번호 11은 상기 제 1 클럭(CLK)보다 작은 주파수를 갖는 제 2 클럭에 의해 동작하는 제 2 회로부인 외부 회로, 12는 인터페이스 회로(interface circuit)를 각각 나타내고 있다.

제1도를 참조하면, 신호 처리기(10)는 통상적으로 자신의 매스터 클럭(MCLK)의 주기보다 큰 액세스 시간을 갖는 RAM, EPROM 등과 같은 외부의 주변 회로들과 통신하게 된다. 제 1 회로부인 신호 처리기(10)가 자신의 매스터 클럭(MCLK)의 주기(예컨대, 25㎒의 신호 처리기의 경우 40㎱)보다 1배 이상 큰 액세스 시간(예컨대, 200㎱)을 갖는 제2회로부인 외부 회로(11)를 액세스하려는 경우, 이들 상호간의 데이터 송수신을 가능하게 하기 위해서는 별도의 복잡한 인터페이스 회로(12)가 필요하였다. 이 인터페이스 회로(12)는 잘 알려져 있는 바와 같이 하드웨어 또는 소프트웨어로 구현된다.

그러나, 종래의 기술에 따르면, 시스템에서, 기존의 외부 회로(11)가 그것과 상이한 액세스 시간을 갖는 외부 회로가 사용되는 경우, 기존의 인터페이스 회로(12)는 새로운 외부 회로에 적합한 새로운 인터페이스 회로에 의해 대치되어야 한다. 또한, 종래에는, 액세스 시간과 데이터 버스(data bus)의 프리챠지(precharge) 시간이 동일하게 할당되어 있어서, 바꾸어 말해, 듀티 계수(duty factor)가 50%이어서, 충분한 액세스 시간 마진(access time margin)을 확보하는 것이 곤란하였다. 왜냐하면, 액세스 시간의 마진을 충분히 확보하면 데이터 버스의 프리챠지 시간(매스터 클럭의 1/2 주기종도면 충분함)이 불필요하게 커지는 문제가 있었다.

[발명의 목적]

본 발명의 목적은, 시스템에서, 외부 회로의 액세스 시간에 대응하기 위한 인터페이스 회로를 필요하지 않는 신호 처리 장치를 제공하는 것이다.

본 발명의 다른 목적은 다양한 액세스 시간을 갖는 외부 회로들에 적응적으로 대처할 수 있는 신호 처리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 적절한 프리챠지 시간을 가지면서도 외부 회로 액세스 시간의 마진을 최대로 확보할 수 있는 신호 처리 장치를 제공하는 것이다.

[발명의 구성]

일 특징으로, 제 1 클럭에 의해 동작하는 제 1 회로부와, 상기 제 1 클럭보다 작은 주파수를 갖는 제 2 클럭에 의해 동작하는 제 2 회로부에 갖는 본 발명의 신호 처리 장치는; 상기 제 1 클럭을 입력받고, 상기 제 1 회로부가 상기 제 2 회로부를 액세스하는 동안 상기 제 1 회로부로부터 제공되는 제어 신호에 의해 인에이블되어 상기 제 1 클럭을 상이한 주파수를 갖는 다수의 분주 클럭들로 분주하는 분주 수단과; 외부로부터 제공되는 소정의 선택 신호에 응답하여, 상기 제 1 클럭과 상기 다수의 분주 클럭들 중 상기 제 2 클럭과 동일한 주파수를 갖는 하나를 선택하여 상기 제 1 회로부로 제공하는 선택 수단을 포함하고; 상기 선택 수단에 의해 선택된 상기 클럭은 상기 제 1 회로부의 상기 제 1 클럭으로서 사용된다.

이 장치에 있어서, 상기 분주 수단은, 상기 제 1 클럭에 동기되어 소정의 상태들로 순차적으로 천이하는 카운터와, 상기 카운터의 출력들을 조합하여 상이한 분주 계수들 및 듀티 계수들을 각각 갖는 상기 다수의 분주 클럭들을 발생하는 클럭 발생 회로를 포함한다.

이 장치에 있어서, 상기 선택 수단은 멀티플렉서를 포함한다.

이 장치에 있어서, 상기 다수의 분주 클럭 각각의 상기 듀티계수(%)는(여기서, n은 상기 각 분주 계수)이다.

다른 특징으로서, 외부로부터 매스터 클럭으로서 제공되는 소정의 외부 클럭 (CLK)에 동기적으로 외부 회로를 액세스하는 신호 처리기를 가지는 본 발명의 신호 처리 장치는, 상기 외부 회로의 액세스 시간이 상기 클럭(CLK)의 1주기보다 클 때, 상기 신호 처리기로부터 제공되는 감속 정보신호(Slow Down Information)와 소정의 선택 신호들에 응답하여, 상기 액세스 시간과 일치하도록 상기 외부 클럭을 분주하여 상기 신호 처리기의 상기 매스터 클럭으로서 제공하는 클럭 조정 회로를 가진다.

이 장치에 있어서, 상기 클럭 조정 회로는, 상기 외부 클럭을 입력받고, 상기 신호 처리기가 상기 외부 회로를 액세스하는 동안 상기 신호 처리기로부터 제공되는 상기 감속 정보 신호에 의해 인에이블되어 상기 외부 클럭을 상이한 주파수를 갖는 다수의 분주 클럭들로 분주하는 분주 회로와; 외부로부터 제공되는 소정의 선택 신호들에 응답하여, 상기 외부 클럭과 상기 다수의 분주 클럭들 중 상기 하나를 선택하여 상기 신호 처리기로 제공하는 선택 회로를 포함한다.

이 장치에 있어서, 상기 분주 회로는, 상기 감속 정보 신호에 응답하여, 상기 외부 클럭에 동기되어 소정의 상태를 순차적으로 천이하는 카운터와, 상기 카운터의 출력을 조합하여 상이한 분주 계수들 및 듀티 계수들을 각각 갖는 다수의 분주 클럭들을 발생하는 클럭 발생 회로를 포함하고; 상기 선택 회로는, 상기 선택 신호들에 응답하여, 상기 외부 클럭과 상기 분주 클럭들 중 하나를 선택하여 상기 매스터 클럭으로서 상기 신호 처리기로 제공하는 멀티플렉서를 포함한다.

이 장치에 있어서, 상기 다수의 분주 클럭들 각각의 상기 듀티 계수(%)는(여기서, n은 상기 각 분주 클럭의 상기 분주 계수)이다.

[작용]

신호 처리기(10)가 자신의 매스터 클럭(MCLK)의 1 주기보다 큰 액세스 시간을 갖는 외부 회로(11)를 액세스함에 있어서, 감속 정보(SDI)와 소정의 선택 신호들에 응답하여, 상기 액세스 시간과 일치하도록 상기 외부 클럭(CLK)을 분주하되 분주 클럭(CLK)의 듀티 계수를 조절하여 상기 신호 처리기의 상기 매스터 클럭(CLK)으로서 제공한다.

이제부터는 첨부된 도면들에 의거하여 본 발명의 일 실시예에 대해 상세히 설명한다.

[실시예]

제2도는 본 발명의 일 실시예를 보여주는 도면이고, 제3도는 제2도에서 외부 클럭(CLK) 및 분주 클럭(CLK1∼CLK3)의 파형도이다. 이 실시예의 신규한 부분은, 제2도에 도시된 바와 같이, 소정의 주파수를 갖는 외부 클럭(CLK)에 의해 동작하는 제 1 회로부인 신호 처리기(10)와, 상기 신호 처리기(10)의 클럭보다 상대적으로 작은 주파수를 갖는 다른 클럭에 의해 동작하는 제 2 회로부인 외부 회로(11)를 갖는 장치에, 외부 회로(11)의 액세스 시간이 상기 외부 클럭(CLK)의 1 주기보다 클 때, 상기 신호 처리기로부터 제공되는 감속 신호 정보(SD1)와 소정의 선택 신호들에 응답하여, 상기 액세스 시간과 일치하도록 상기 외부 클럭(CLK)을 분주하여 상기 신호 처리기의 상기 매스터 클럭(MCLK)으로서 제공하는 클럭 조정 회로(13)를 포함하는 것이다.

이 실시예에 대해 상세히 설명하면 다음과 같다.

제2도를 참조하면, 소정의 클럭에 의해 동작하는 외부 회로(11)와, 외부로부터 매스터 클럭(MCLK)으로서 제공되는 그리고 상기 외부 회로(11)의 클럭보다 큰 주파수를 갖는 외부 클럭(CLK)에 동기적으로 외부 회로(11)를 액세스하는 신호 처리기(10)를 갖는 본 실시예의 신호 처리 장치는 클럭 조정 회로(13)를 구비하고 있다. 상기 클럭 조정 회로(13)는 분주 회로(20)와 선택 회로(30)로 구성된다.

분주 회로(20)는 외부 클럭(CLK)을 받아들이고, 신호 처리기(10)가 외부 회로(11)를 액세스하는 동안 상기 처리기(10)로부터 제공되는 제어 신호인 감속 정보(SDI) 신호에 의해 인에이블되어서, 상기 외부 클럭(CLK)을 상이한 주파수를 갖는 제 1 내지 제 3 분주 클럭(CLK1∼CLK3)로 각각 분주한다.

선택 회로(30)는 외부로부터 제공되는 소정의 선택 신호(S1, S2)에 응답하여 외부 클럭(CLK)과 상기 제 1 내지 제 3 분주 클럭(CLK1∼CLK3)중 상기 외부 회로(11)의 클럭과 동일한 주파수를 갖는 하나를 선택하여 신호 처리기(10)로 제공한다. 이 선택 회로(30)에 의해 선택된 클럭은 신호 처리기(10)의 매스터 클럭(MCLK)으로서 사용된다.

상기 분주 회로(20)는 감속 정보(SD1)신호에 의해 인에이블되고 외부 클럭(CLK)에 동기되어 소정의 상태들(000∼111)로 순차적으로 천이(transition)하는 3 비트 출력(Q1∼Q3)의 카운터(21)와, 이 카운터(21)의 출력들(Q1∼Q3)을 조합하여 상이한 분주 계수들 및 듀티 계수들을 각각 갖는 제 1 내지 제 3 분주 클럭(CLK1∼CLK3)을 각각 발생하는 클럭 발생 회로(22)로 이루어 진다. 이 클럭 발생 회로(22)는 논리 조합 회로(combinational logic circuit)으로 간단히 구성될 수 있다.

또한, 제2도에 도시된 바와 같이, 선택 회로(30)는 4개의 입력 단자들(IN1∼In4)과 1개의 출력 단자(OUT) 및 두 가지의 제어 신호들(S1, S2)을 각각 받아들이기 위한 2개의 제어 단자들을 갖는 4×1 멀티플렉서(multiplexer)로 구성된다. 4개의 입력 단자들(IN1∼In4)로는 외부 클럭(CLK)과 카운터(21)의 출력들(Q1∼Q3)이 각각 제공된다.

제 1 회로부인 신호 처리기(10)가 제 2 회로부인 회로(11)를 액세스할 때, 외부 회로(11)의 액세스 시간이 매스터 클럭(MCLK)으로서 신호 처리기(10)로 제공되는 외부 클럭(CLK)의 1주기보다 큰 경우, 인터페이스 회로를 통하여 신호 처리기(10)와 외부 회로(11) 사이에 데이터 송수신이 이루어지도록 하는 종래의 기술과는 달리, 본 예에서는, 그런 경우에도 인터페이스 회로없이 데이터의 송수신이 이루어진다. 외부 회로(11)의 액세스 시간이 변화되는 경우 선택 신호(S1, S2)의 값을 변화시킨다. 이에 대해 구체적으로 예를 들어 설명하면 다음과 같다.

설명상의 편의를 위해, 외부 클럭의 주기를 T라 하고, 외부 회로(11)의 액세스 시간을 AT라 하자. 먼저, AT≤0.5T이면, 선택 신호(S1, S2)는 '00'로 설정된다. 따라서, 이때 멀티플렉서(30)의 출력(OUT)은 외부 클럭(CLK)이 되고, 외부 클럭(CLK)이 그대로 신호 처리기(10)의 매스터 클럭(MCLK)으로서 제공된다. 이 경우는 외부 클럭(CLK)이 수정없이 신호 처리기(10)의 매스터 클럭(MCLK)으로서 사용되는 경우이다. 제3도를 참조하면, 매스터 클럭의 듀티 계수는 50.00%이다.

0.5TAT≤1.5T이면, 선택 신호(S1, S2)는 '01'로 설정된다. 따라서, 이때 멀티플렉서(30)의 출력(OUT)은 제 1 분주 클럭(CLK)이 되고, 이 클럭(CLK)이 신호 처리기(10)의 매스터 클럭(MCLK)으로서 제공된다.

액세스 동작 동안에 상기 제 1 분주 클럭(CLK1)은 외부 클럭(CLK)을 2분주한 신호의 파형과 동일하다. 이 제 1 분주 클럭(CLK1)은, 제4도의 상태도(state diagra m)와 같은 카운터(22)의 순차적인 상태 천이에 따라 발생된다. 제3도를 참조하면, 제 1 분주 클럭(CLK1)의 듀티 계수는 75.00%이다. 액세스 동작이 끝나면 제 1 분주 클럭(CLK1)은 외부 클럭(CLK)과 동일한 파형을 갖게 된다.

1.5TAT≤3.5T이면, 선택 신호(S1, S2)는 '10'로 설정된다. 따라서, 이때 멀티플렉서(30)의 출력(OUT)은 제 2 분주 클럭(CLK2)이 되고, 이 클럭(CLK2)이 신호 처리기(10)의 매스터 클럭(MCLK)으로서 제공된다.

상기 제 2 분주 클럭(CLK2)은 액세스 시간 동안에 외부 클럭(CLK)을 4분주한 신호의 파형과 동일하다. 이 제 2 분주 클럭(CLK2)은, 제5도의 상태와 같은 카운터(22)의 순차적인 상태 천이에 따라 발생된다. 이 제 2 분주 클럭(CLK2)의 듀티 계수는, 제3도를 참조하면, 87.50%이다. 액세스 동작이 끝나면 제 2 분주 클럭(CLK2)도 외부 클럭(CLK)과 동일한 파형을 갖게 된다.

3.5TAT≤7.5T이면, 선택 신호(S1, S2)는 '11'로 설정된다. 따라서, 이때 멀티플렉서(30)의 출력(OUT)은 제 3 분주 클럭(CLK3)이 되고, 이 클럭(CLK3)이 신호 처리기(10)의 매스터 클럭(MCLK)으로서 제공된다.

상기 제 3 분주 클럭(CLK3)은 액세스 시간 동안 외부 클럭(CLK)을 8분주한 신호의 파형과 동일하다. 이 제 3 분주 클럭(CLK3)은, 제6도의 상태와 같은 카운터(22)의 순차적인 상태 천이에 따라 발생된다. 제3도에 도시된 바와 같이, 제 3 분주 클럭(CLK3)의 듀티 계수는 93.75%이다. 액세스 동작이 끝나면 제 3 분주 클럭(CLK3)은 외부 클럭(CLK)과 동일한 파형을 갖게 된다.

이상의 설명으로부터, 액세스 동작이 이루어질 때, 상기 제 1 내지 제 3 분주 클럭들(CLK1∼CLK3) 각각의 듀티 계수(%)는(여기서, n은 각 분주 클럭의 분주 계수)임을 알 수 있다. 이는 데이터 버스(data bus)의 프리챠지 시간이 외부 클럭(CLK)의 1/2 주기(즉, 0.5T)이면 충분하므로 나머지 시간을 외부 회로의 액세스 시간으로 할당하여 충분한 액세스 시간 마진을 확보할 수 있도록 하기 위함이다.

이상에서, 본 발명의 일 실시예를 들고, 이를 통하여 본 발명을 상세히 설명하였지만, 본 발명의 기술적인 사상과 범위를 벗어나지 않는 선에서 다양한 변형예들이 있을 수 있다는 것을 이 기술 분야에 대한 통상적인 지식을 가진 자는 잘 이해할 수 있을 것이다.

[발명의 효과]

신호 처리기가 자신의 매스터 클럭의 1 주기보다 큰 액세스 시간을 갖는 외부 회로를 액세스함에 있어서, 감속 정보(SDI)와 소정의 선택 신호들을 응답하여, 상기 액세스 시간과 일치하도록 상기 외부 클럭(CLK)을 분주하되 그것의 듀티 계수를 조절하여 상기 신호 처리기의 상기 매스터 클럭(MCLK)으로서 제공한다. 이로써, 시스템에서, 외부 회로의 액세스 시간에 대응하기 위한 별도의 복잡한 인터페이스 회로가 필요하지 않으며, 다양한 액세스 시간을 갖는 외부 회로들에 적응적으로 대처하는 것 뿐만 아니라 적절한 프리챠지 시간을 가지면서도 외부 회로 액세스 시간의 마진을 최대로 확보하는 것이 가능하게 된다.

Claims (8)

1. 제 1 클럭에 의해 동작하는 제 1 회로부와, 상기 제 1 클럭보다 작은 주파수를 갖는 제 2 클럭에 의해 동작하는 제 2 회로부를 갖는 신호 처리 장치에 있어서; 상기 제 1 클럭을 입력받고, 상기 제 1 회로부터 상기 제 2 회로부를 액세스하는 동안 상기 제 1 회로부로 부터 제공되는 제어 신호에 의해 인에이블되어 상기 제 1 클럭을 상이한 주파수를 갖는 다수의 분주 클럭들로 분주하는 분주 수단과; 외부로부터 제공되는 소정의 선택 신호에 응답하여, 상기 제 1 클럭과 상기 다수의 분주 클럭들 중 상기 제 2 클럭과 동일한 주파수를 갖는 하나를 선택하여 상기 제 1 회로부로 제공하는 선택 수단을 포함하고; 상기 선택 수단에 의해 선택된 상기 클럭은 상기 제 1 회로부의 상기 제 1 클럭으로서 사용되는 것을 특징으로 하는 신호 처리 장치.
2. 상기 분주 수단은, 상기 제 1 클럭에 동기되어 소정의 상태들로 순차적으로 천이하는 카운터와, 상기 카운터의 출력들을 조합하여 상이한 분주 계수들 및 듀티 계수들을 각각 갖는 상기 다수의 분주 클럭들을 발생하는 클럭 발생 회로를 포함하는 것을 특징으로 하는 신호 처리 장치.
3. 제1항 또는 제2항에 있어서, 상기 선택 수단은 멀티플렉서를 포함하는 것을 특징으로 하는 신호 처리 장치.
4. 제3항에 있어서, 상기 다수의 분주 클럭 각각의 상기 듀티 계수(%)는(여기서, n은 상기 각 분주 클럭의 분주 계수)인 것을 특징으로 하는 신호 처리 장치.
5. 외부로부터 매스터 클럭(MCLK)으로서 제공되는 소정의 외부 클럭 (CLK)에 동기적으로 외부 회로를 액세스하는 신호 처리기를 가지는 신호 처리 장치에 있어서, 상기 외부 회로의 액세스 시간이 상기 외부 클럭(CLK)의 1 주기보다 클 때, 상기 신호 처리기로부터 제공되는 감속 정보신호(SDI)와 소정의 선택 신호들에 응답하여, 상기 액세스 시간과 일치하도록 상기 외부 클럭(CLK)을 분주하여 상기 신호 처리기의 상기 매스터 클럭(MCLK)으로서 제공하는 클럭 조정 회로(13)를 포함하는 것을 특징으로 하는 신호 처리 장치.
6. 제5항에 있어서, 상기 클럭 조정회로(13)는, 상기 외부 클럭을 입력받고, 상기 신호 처리기가 상기 외부 회로를 액세스하는 동안 상기 신호 처리기로부터 제공되는 상기 감속 정보 신호에 의해 인에이블되어 상기 외부 클럭을 상이한 주파수를 갖는 다수의 분주 클럭들로 분주하는 분주 회로(20)와; 외부로부터 제공되는 소정의 선택 신호들(S1, S2)에 응답하여, 상기 외부 클럭과 상기 다수의 분주 클럭들 중 상기 하나를 선택하여 상기 신호 처리기로 제공하는 선택 회로(30)를 포함하는 것을 특징으로 하는 신호 처리 장치.
7. 제6항에 있어서, 상기 분주회로(20)는, 상기 감속 정보 신호에 응답하여, 상기 외부 클럭(CLK)에 동기되어 소정의 상태를 순차적으로 천이하는 카운터(21)와, 상기 카운터의 출력을 조합하여 상이한 분주 계수들 및 듀티 계수들을 각각 갖는 다수의 분주 클럭들을 발생하는 클럭 발생 회로(22)를 포함하고; 상기 선택 회로(30)는, 상기 선택 신호들에 응답하여, 상기 외부 클럭(CLK)과 상기 분주 클럭들 중 하나를 선택하여 상기 매스터 클럭(MCLK)으로서 상기 신호 처리기로 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 신호 처리 장치.
8. 제5항 내지 제7항 중 어느 한 항에 있어서, 상기 다수의 분주 클럭들 각각의 상기 듀티 계수(%)는(여기서, n은 상기 각 분주 클럭의 상기 분주 계수)인 것을 특징으로 하는 신호 처리 장치.