KR100210856B1

KR100210856B1 - 음성 신호 인터페이스 회로

Info

Publication number: KR100210856B1
Application number: KR1019970010257A
Authority: KR
Inventors: 이계신
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 1999-07-15
Also published as: KR19980074434A

Abstract

본 발명은 음성 신호 인터페이스 회로에 관한 것으로, 스테레오/모노 선택 신호에 따라 스테레오 신호인 경우에는 활성화된 제1출력 제어 신호를 발생시키고, 모노 신호인 경우에는 비활성화된 제1출력 제어 신호를 발생시키는 제1출력 제어 신호 발생 장치와; 입력 제어 신호에 따라 디지털 스테레오 신호의 좌측 신호 또는 디지털 모노 신호가 입력되고, 상기 제1출력 제어 신호를 입력받아 입력된 상기 제1출력 제어 신호가 활성화된 신호인 경우에는 디지털 스테레오 신호의 좌측 신호를 출력하고, 상기 제1출력 제어 신호가 비활성화된 신호인 경우에는 신호의 출력이 이루어지지 않는 제1기억 장치와; 입력 제어 신호에 따라 디지털 스테레오 신호의 우측 신호 또는 디지털 모노 신호가 입력되고, 제2출력 제어 신호에 따라 상기 디지털 스테레오 신호의 우측 신호 또는 디지털 모노 신호를 출력하는 제2기억 장치와; 상기 제1기억 장치의 출력 신호와 상기 제2기억 장치의 출력 신호가 다중 입력되고, 소정의 선택 신호에 따라 상기 다중 입력된 신호가 교번 출력되거나 또는 상기 선택 신호에 따라 상기 다중 입력된 신호 가운데 하나의 신호가 선택적으로 출력되는 출력 제어 장치와; 상기 스테레오/모노 선택 신호에 따라 결정되는 상기 선택 신호를 발생시켜 상기 출력 제어 장치로 출력하는 선택 신호 발생 장치를 포함하여 이루어져서, 모노 신호를 출력할 때에는 하나의 FIFO 회로만을 사용함으로써 소비 전력을 크게 감소시키는 효과를 제공한다.

Description

음성 신호 인터페이스 회로

본 발명은 음성 신호 인터페이스 회로에 관한 것으로, 특히 모노 음성 신호 출력 모드에서 동작하는 FIFO 회로의 수를 줄여 불필요한 전력 소모를 방지하는 음성 신호 인터페이스 회로에 관한 것이다.

음성 신호는 아날로그 신호와 디지털 신호의 상호 변환이 가능하도록 하는 장치로서 일반적으로 음성 신호 코덱(CODEC:Coder-Decoder)이 사용된다.

이와 같은 음성 신호에서 디지털 신호의 입출력을 위해서는 인터페이스 회로가 필요한데, 이때 사용된느 인터페이스 회로는 일반적으로 스테레오 신호와 모노 신호를 모두 처리해야 하므로 좌측 신호와 우측 신호로 구분되는 스테레오 신호 처리를 위한 두 개의 독립된 음성 신호 전달 경로를 구비하게 된다.

제1도는 상술한 음성 신호 인터페이스 회로를 나타낸 것이다.

제1도에 나타낸 바와 같이, 각각 7비트로 이루어진 디지털 스테레오 음성 신호의 좌측 데이터 또는 우측 데이터가 데이터 입력단(DIN)을 통하여 FIFO(First In First Out) 회로(10) 또는 FIFO 회로(20)에 입력된다.

이와 같은 FIFO 회로는 일반적으로 사용되는 선입선출(先入先出) 회로로서, FIFO 회로(10)는 좌측 데이터(DATA_L)의 입출력이 이루어지고, FIFO 회로(20)는 우측 데이터(DATA_R)의 입출력이 이루어진다.

또한 FIFO 회로(10)와 FIFO 회로(20)에는 데이터의 입력 타이밍을 결정하는 입력 제어 신호(IN)와 출력 타이밍을 결정하는 출력 제어 신호(OUT)가 각각 입력된다.

이와 같은 출력 제어 신호(OUT)는 음성 신호에서 사용되는 샘플링 주파수(f_S)가 보통 44.1KHz가 사용된다.

멀티플렉서(30)의 입력단(Ia)에는 상술한 FIFO 회로(10)에서 출력되는 7비트의 좌측 데이터(DATA_L)가 병렬로 입력되고, 또 다른 입력단(Ib)에는 FIFO 회로(20)에서 출력되는 우측 데이터(DATA_R)가 병렬로 입력되며, 이와 더불어 입력된 좌측 데이터(DATA_L) 또는 우측 데이터(DATA_R)를 선택하기 위한 선택 신호(S)도 입력된다.

따라서 멀티플렉서(30)에 입력된 두 데이터는 선택 신호(S)에 따라 선택적으로 출력되는 것이다.

이와 같은 선택 신호(S)를 발생시키기 위한 장치로서, 두 개의 입력단을 갖는 노어 게이트(NOR GATE)(50)의 하나의 입력단에는 샘플링 주파수(f_s)가 입력되며, 또 다른 입력단에는 샘플링 주파수(f_s)가 256배로 체배(滯倍)된 샘플링 주파수(256 f_s)가 입력된다.

따라서 노어 게이트(50)에서 출력되는 신호는 입력되는 두 샘플링 주파수(f_s)(256 f_s)가 모두 로우 레벨인 구간에서만 하이 레벨의 신호가 출력된다.

이와 같은 노어 게이트(50)의 출력 신호는 디 플립플롭(D flip-flop) 회로(40)의 클럭 단자에 입력되며, 디 플립플롭(40)의 반전 데이터 출력단(/Q)에서 출력되는 신호가 데이터 입력단(D)으로 피드백되며, 또한 반전 데이터 출력단(/Q)에서 출력되는 신호가 버퍼(60)를 통하여 전술한 멀티플렉서(30)의 선택 신호(S)로서 입력한다.

이와 같이 구성된 종래의 음성 신호 인터페이스 회로의 동작을 제2도를 참조하여 설명하면 다음과 같다.

제2도는 종래의 음성 신호 인터페이스 회로의 동작을 설명하기 위한 타이밍 차트이다.

먼저 스테레오 신호인 경우에는, 7비트의 데이터 입력단(DIN)을 통하여 입력되는 좌측 데이터(DATA_L는 FIFO 회로(10)에 입력되고, 우측 데이터(DATA_R)는 FIFO 회로(20)에 입력된다.

FIFO 회로(10)(20)에 데이터가 입력되는 타이밍을 결정하는 입력 제어 신호(IN)는 음성 신호에서 이루어지는 데이터의 출력에 따라 결정되며, FIFO 회로(10)(20)에 데이터가 출력되는 타이밍을 결정하는 입력 제어 신호(OUT)는 제2(a)도와 같은 샘플링 주파수(f_s)가 사용된다.

따라서 입력된 좌측 데이터(DATA_L) 또는 우측 데이터(DATA_R)는 각각의 FIFO 회로(10)(20)에서 샘플링 주파수(f_s)에 동기되어 출력된다.

이와 같이 출력된 주파수(DATA_L)(DATA_R)는 멀티플렉서(30)에 입력되어 선택신호(S)에 의해 선택된 신호가 출력되는 것이다.

이와 같은 선택 신호(S)가 발생하는 과정을 설명하면 다음과 같다.

전술한 바와 같이 샘플링 주파수(f_s)와 제2(b)도와 같은 256 체배된 샘플링 주파수(256 f_s)가 모두 로우 레벨인 구간에서 제2(c)도에 나타낸 바와 같이 노어 게이트(50)의 출력이 하이 레벨로 된다.

이와 같은 노어 게이트(50)의 출력 신호가 리세트 상태로 초기화되어 있는 디 플립플롭(40)에 클럭 신호로서 입력되고, 데이터 입력단(D)과 반전 데이터 출력단(/Q)이 연결되어 있는 디 플립플롭(40)의 반전 데이터 출력단에서는 제2(d)도와 같은 노어 게이트(50)의 출력 신호의 2분주된 선택 신호(S)가 출력되는 것이다.

따라서 선택 신호(S)가 로우 레벨인 구간에서는 멀티플렉서(30)에 입력된 좌측 데이터(DATA_L)가 출력되고, 선택 신호(S)가 하이 레벨인 구간에서는 우측 데이터(DATA_R)가 출력되는 것이다.

음성 신호가 모노 신호인 경우에는 제2도 (h)(i)(j)에 나타낸 바와 같이, 두 개의 FIFO 회로(10)(20)에 각각 입력되는 좌측 데이터(DATA_L)와 우측 데이터(DATA_R)가 모두 동일하여, 결과적으로 멀티플렉서(30)에서 선택되는 데이터 또한 모두 동일하다.

이와 같이 종래의 음성 신호 인터페이스 회로가 동작함에 있어서 모노 신호가 입출력되는 경우에도 좌측 신호와 우측 신호를 각각 출력하는 두 개의 FIFO 회로가 모두 동작하여 회로의 소비 전력이 크게 증가하는 문제가 있다.

따라서 본 발명은 모노 신호를 출력할 때에는 하나의 FIFO 회로만을 사용함으로써 소비 전력을 크게 감소시킬 수 있는 음성 신호 인터페이스 회로를 제공하는데 그 목적이 있다.

제1도는 종래의 음성 신호 인터페이스 회로의 구성을 나타낸 블록도.

제2도는 종래의 음성 신호 인터페이스 회로의 동작을 설명하기 위한 타이밍 차트.

제3도는 본 발명의 음성 신호 인터페이스 회로의 구성을 나타낸 블록도.

제4도는 본 발명의 음성 신호 인터페이스 회로의 동작을 설명하기 위한 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

20,20 : FIFO 회로 30,110,120 : 멀티플렉서

40 : 디 플립플롭 50 : 노어 게이트

60,70 : 버퍼

이와 같은 목적은 본 발명은 스테레오/모노 선택 신호에 따라 스테레오 신호인 경우에는 활성화된 제1출력 제어 신호를 발생시키고, 모노 신호인 경우에는 비활성화된 제1출력 제어 신호를 발생시키는 제1출력 제어 신호 발생 장치와; 입력 제어 신호에 따라 디지털 스테레오 신호의 좌측 신호 또는 디지털 모노 신호가 입력되고, 상기 제1출력 제어 신호를 입력받아 입력된 상기 제1출력 제어 신호가 활성화된 신호인 경우에는 디지털 스테레오 신호의 좌측 신호를 출력하고, 상기 제1출력 제어 신호가 비활성화된 신호인 경우에는 신호의 출력이 이루어지지 않는 제1기억 장치와; 입력 제어 신호에 따라 디지털 스테레오 신호의 우측 신호 또는 디지털 모노 신호가 입력되고, 제2출력 제어 신호에 따라 상기 디지털 스테레오 신호의 우측 신호 또는 디지털 모노 신호를 출력하는 제2기억 장치와; 상기 제1기억 장치의 출력 신호와 상기 제2기억 장치의 출력 신호가 다중 입력되고, 소정의 선택 신호에 따라 상기 다중 입력된 교번 출력되거나 또는 상기 선택 신호에 따라 상기 다중 입력된 신호 가운데 하나의 신호가 선택적으로 출력되는 출력 제어 장치와; 상기 스테레오/모노 선택 신호에 따라 결정되는 상기 선택 신호를 발생시켜 상기 출력 제어 장치로 출력하는 선택 신호 발생 장치를 포함하여 이루어진다.

이와 같이 이루어진 본 발명의 일실시예를 제3도 및 제4도를 참조하여 설명하면 다음과 같다.

제3도는 본 발명의 음성 신호 인터페이스 회로의 구성을 나타낸 블록도이다.

제3도에 나타낸 바와 같이, 각각 7비트로 이루어진 디지털 스테레오 음성 신호의 좌측 데이터 또는 우측 데이터가 데이터 입력단(DIN)을 통하여 FIFO(First In First Out) 회로(10) 또는 FIFO 회로(20)에 입력된다.

FIFO 회로(10)는 좌측 데이터(DATA_L)의 입출력이 이루어지고, FIFO 회로(20)는 우측 데이터(DATA_R)의 입출력이 이루어진다.

또한 FIFO 회로(10)에는 좌측 데이터(DATA_L)의 입력 타이밍을 결정하는 입력 제어 신호(IN_R)가 입력되고, FIFO 회로(20)에는 우측 데이터(DATA_R)의 입력 타이밍을 결정하는 입력 제어 신호(IN_R) 각각 입력된다.

이와 같은 FIFO 회로(10)의 데이터 출력 타이밍을 결정하기 위한 출력 제어 신호(OUT)는 멀티플렉서(110)를 통하여 생성된다.

즉, 두 개의 입력단을 구비한 멀티플렉서(110)에는 하이 레벨의 전원 전압(VDD)과 샘플링 주파수(f_s)가 각각 입력되어 스테레오/모노 선택 신호(SM)에 의해 선택적으로 출력되어 FIFO 회로(10)의 출력 제어 신호(OUT)로서 입력되고, 또 다른 FIFO 회로(20)의 출력 제어 신호(OUT)로서는 샘플링 주파수(f_s)가 입력된다.

즉, 스테레오/모노 선택 신호(SM)가 하이 레벨인 경우에는 입력단(Ib1)으로 입력되는 샘플링 주파수(f_s)가 선택되어 출력되고, 스테레오/모노 선택 신호(SM)가 로우 레벨인 경우에는 항상 하이 레벨의 전원 전압(VDD)이 선택되어 출력된다.

따라서 스테레오/모노 선택 신호(SM)이 하이 레벨인 경우에는 두 개의 FIFO 회로(10)(20)를 통하여 스테레오 신호의 좌측 데이터(DATA_L)와 우측 데이터(DATA_R)의 출력이 이루어지고, 스테레오/모노 선택 신호(SM)가 로우 레벨인 경우에는 하나의 FIFO 회로(20)를 통하여 단일의 데이터가 출력되는 것이다.

이와 같은 출력 제어 신호(OUT)에 의해 출력된 데이터는 멀티플렉서(30)에 입력되는데, 입력단(IA)에는 상술한 FIFO 회로(10)에서 출력되는 7비트의 좌측 데이터(DATA_L)가 병렬로 입력되고, 또 다른 입력단(Ib)에는 FIFO 회로(20)에서 출력되는 우측 데이터(DATA_R)가 병렬로 입력되고, 이와 더불어 입력된 좌측 데이터(DATA_L) 또는 우측 데이터(DATA_R)를 선택하기 위한 선택 신호(S)도 입력된다.

멀티플렉서(120)의 입력단(Ib2)에는 상술한 노어 게이트(50)의 출력 신호가 입력되며, 또 다른 입력단(Ia2)에는 로우 레벨의 접지 전압(GND)이 입력단, 멀티플렉서(110)와 마찬가지로 스테레오/모노 선택 신호(SM)에 의해 선택적으로 데이터의 출력이 이루어진다.

이와 같은 멀티플렉서(120)의 출력 신호가 디 플립플롭(D flip-flop) 회로(40)의 클럭 단자에 입력되며, 디 플립플롭(40)의 반전 데이터 출력단(/Q)에서 출력되는 신호가 데이터 입력단(D)으로 피드백되며, 또한 반전 데이터 출력단(/Q)에서 출력되는 신호가 버퍼(60)를 통하여 전술한 멀티플렉서(30)의 선택 신호(S)로서 입력된다.

이와 같이 구성된 본발명의 음성 신호 인터페이스 회로의 동작을 설명하면 다음과 같다.

제4도는 본 발명의 음성 신호 인터페이스 회로의 동작을 설명하기 위한 타이밍 차트이다.

제4(a)도 내지 제4(g)도는 스테레오 신호의 출력 동작을 나타낸 것으로, 스테레오/모노 선택 신호(SM)가 하이 레벨인 경우에는 멀티플렉서(110)에서 샘플링 주파수(f_s)가 출력되어 FIFO 회로(10)를 통하여 좌측 데이터(DATA_L)가 출력되고, 스테레오/모노 선택 신호(SM)가 로우 레벨인 경우에는 FIFO 회로(20)를 통하여 우측 데이터(DATA_R)가 출력된다.

이때 하이 레벨의 스테레오/모노 선택 신호(SM)에 의해 멀티플렉서(120)에서는 제4(d)도와 같은 노어 게이트(50)의 출력 신호에 의해 구동되는 디 플립플롭(40)으로부터 멀티플렉서(30)의 출력 신호를 선택하기 위한 선택 신호(S)가 출력된다.

따라서 이와 같은 선택 신호(S)에 의해 멀티플렉서(30)에 입력되는 좌측 데이터(DATA_L)와 우측 데이터(DATA_R)가 출력됨으로써, 스테레오 음성 데이터의 출력이 이루어지는 것이다.

다음으로 모노 음성 데이터를 출력하는 경우에는 두 개의 FIFO 회로(10)(20)를 통하여 출력되는 모너의 음성 데이터로 상호 동일하다.

이때 스테레오/모노 선택 신호가 로우 레벨로 되어 멀티플렉서(110)에서는 입력단(Ia1)으로 입력되는 전원 전압(VDD) 즉 하이 레벨의 신호가 선택되어 출력되고, 따라서 출력 제어 신호(OUT)가 로우 레벨인 구간에서만 데이터의 출력이 이루어지는 멀티플렉서(10)에서는 데이터의 출력이 발생하지 않는다.

그러나 출력 제어 신호(OUT)로서 샘플링 주파수(f_s)가 입력되는 FIFO 회로(20)에서는 정상적으로 데이터의 출력이 이루어진다.

다음으로 스테레오/모노 선택 신호(SM)가 로우 레벨이므로, 멀티플렉서(120)의 출력 신호 또한 입력단(Ia2)으로 입력된 접지 전압(GND) 즉 로우 레벨의 신호가 출력되어 디 플립플롭(40)의 출력 신호를 하이 레벨로 만든 다음, 계속 하이 레벨의 상태를 유지하도록 한다.

따라서 하이 레벨의 선택 신호(S)에 의해 FIFO 회로(20)에서 출력되어 멀티플렉서(30)의 입력단(Ib)에 입력된 모노 데이터가 출력되는 것이다.

즉, 스테레오 데이터를 출력할 때에는 두 개의 FIFO 회로(10)(20)가 모두 동작하여 좌측 데이터(DATA_L)와 우측 데이터(DATA_R)를 각각 출력하도록 하고, 모노 데이터의 출력할 때에는 FIFO 회로(10)가 디스에이블 되고 또 다른 FIFO 회로(20)만이 동작하여 모노 데이터를 출력하는 것이다.

따라서 본 발명은 모노 신호를 출력할 때에는 하나의 FIFO 회로만을 사용함으로써 소비 전력을 크게 감소시킬 수 있는 효과가 있다.

Claims

음성 신호 인터페이스 회로에 있어서, 스테레오/모노 선택 신호에 따라 스테레오 신호인 경우에는 활성화된 제1출력 제어 신호를 발생시키고, 모노 신호인 경우에는 비활성화된 제1출력 제어 신호를 발생시키는 제1출력 제어 신호 발생 장치와; 입력 제어 신호에 따라 디지털 스테레오 신호의 좌측 신호 또는 디지털 모노 신호가 입력되고, 상기 제1출력 제어 신호를 입력받아 입력된 상기 제1출력 제어 신호가 활성화된 신호인 경우에는 디지털 스테레오 신호의 좌측 신호를 출력하고, 상기 제1출력 제어 신호가 비활성화된 신호인 경우에는 신호의 출력이 이루어지지 않는 제1기억 장치와; 입력 제어 신호에 따라 디지털 스테레오 신호의 우측 신호 또는 디지털 모노 신호가 입력되고, 제2출력 제어 신호에 따라 상기 디지털 스테레오 신호의 우측 신호 또는 디지털 모노 신호를 출력하는 제2기억 장치와; 상기 제1기억 장치의 출력 신호와 상기 제2기억 장치의 출력 신호가 다중 입력되고, 소정의 선택 신호에 따라 상기 다중 입력된 신호가 교번 출력되거나 또는 상기 선택 신호에 따라 상기 다중 입력된 신호 가운데 하나의 신호가 선택적으로 출력되는 출력 제어 장치와; 상기 스테레오/모노 선택 신호에 따라 결정되는 상기 선택 신호를 발생시켜 상기 출력 제어 장치로 출력하는 선택 신호 발생 장치를 포함하는 음성 신호 인터페이스 회로.
제1항에 있어서, 상기 제1출력 제어 신호 발생 장치는, 제1입력단에는 하이 레벨의 전원 전압이 입력되고 제2입력단에는 샘플링 주파수가 입력되어, 상기 스테레오/모노 선택 신호에 따라 선택적으로 출력하는 제1멀티플렉서인 것인 특징인 음성 신호 인터페이스 회로.
제1항에 있어서, 상기 제1입력 제어 신호와 상기 제1출력 제어 신호에 의해 동작하여 입력된 신호의 선입선출이 이루어지는 제1FIFO(first in first out) 회로인 것인 특징인 음성 신호 인터페이스 회로.
제1항에 있어서, 상기 제2입력 제어 신호와 상기 제2출력 제어 신호에 의해 동작하여 입력된 신호의 선입선출이 이루어지는 제2FIFO 회로인 것이 특징인 음성 신호 인터페이스 회로.
제1항에 있어서, 상기 출력 제어 장치는, 다중 입력된 상기 제1기억 장치의 출력 신호와 상기 제2기억 장치의 출력 신호 가운데 하나의 신호를 상기 선택 신호에 따라 선택적으로 출력하는 제2멀티플렉서인 것이 특징인 음성 신호 인터페이스 회로.
제1항에 있어서, 상기 선택 신호 발생 장치는, 제1입력단으로 입력되는 로우 레벨의 접지 전압 또는 제1입력단으로 입력되는 소정의 클럭 신호가 상기 스테레오/모노 선택 신호에 따라 선택적으로 출력되는 제3멀티플렉서와; 클럭 신호 입력 단자에 상기 제3멀티플렉서의 출력 신호가 입력되어, 상기 제3멀티플렉서의 출력 신호에 따라 교번 신호 또는 소정 레벨의 직류 신호가 출력되는 디 플립플롭을 포함하는 것이 특징인 음성 신호 인터페이스 회로.