JP2004242339A - パルス生成回路 - Google Patents
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Abstract
【解決手段】パルス生成回路は、第1のロジック手段42と、第2のロジック手段44と、第1の遅延手段72と、第2の遅延手段92とを含む。第1のロジック手段42は、入力クロック信号を受信する。第1の遅延手段72は、入力クロック信号を第1の遅延時間だけ遅延させる。第2のロジック手段44は、第1のロジック手段42から出力される信号を受信する。第2の遅延手段92は、第1のロジック手段42から出力される信号を第2の遅延時間だけ遅延させる。
【選択図】 図3
Description
前記入力クロック信号を受信するための入力を有する第1のインバータと、
前記第1のインバータの出力に連結された入力を有する第2のインバータと、
前記第2のインバータの出力に連結された入力と、前記第1の論理素子の前記他の入力に連結された出力とを有する第3のインバータと、
を具備する。
前記第1の論理素子から出力される前記信号を受信するための入力を有する第4のインバータと、
前記第4のインバータの出力に連結された入力と、前記第2の論理素子の他の入力に連結された出力とを有する第5のインバータと、
を具備する。
前記入力クロック信号を受信するための入力を有する第1のNANDゲートと、
前記第1のNANDゲートの出力に連結された入力を有する第2のNANDゲートと、
前記第2のNANDゲートの出力に連結された入力と、前記第1の論理素子の他の入力に連結された出力とを有する第1のインバータと、
を具備する。
ここで、前記第2の論理素子から出力される信号は、前記モード選択信号の値に応じて、パルス信号または周期信号であり、
また、前記第2の遅延素子は、
前記第1の論理素子から出力される信号を受信するための入力と、モード選択信号を受信するための他の入力とを有する第3のNORゲートと、
前記第3のNORゲートの出力に連結された入力と、前記第2の論理素子の他の入力に連結された出力とを有する第4のNORゲートと、
を具備する。
前記第1の論理素子から出力される前記信号を受信するための入力を有する第4のNANDゲートと、
前記第4のNANDゲートの出力に連結された入力を有する第2のインバータと、
を具備する。
前記第1の論理素子から出力される前記信号を受信するための入力を有する第3のNORゲートと、
前記第3のNORゲートの出力に連結された入力と、前記第2の論理素子の他の入力に連結された出力とを有する第4のNORゲートと、
を具備する。
Claims (5)
- 入力クロック信号を受信するための1つの入力を有する第1の論理素子と、前記第1の論理素子は、NORゲートまたはNANDゲートを具備することと、
前記入力クロック信号を第1の遅延時間だけ遅延させるための第1の遅延素子と、前記第1の遅延素子は、前記入力クロック信号を受信するための一端部と、前記第1の論理素子の他の入力に連結された他の端部とを有することと、
前記第1の論理素子から出力される信号を受信するための1つの入力を有する第2の論理素子と、前記第2の論理素子の前記1つの入力は、前記第1の論理素子の出力に連結されることと、前記第2の論理素子は、NORゲートまたはNANDゲートを具備することと、
前記第1の論理素子から出力される前記信号を第2の遅延時間だけ遅延させるための第2の遅延素子と、前記第2の遅延素子は、前記第1の論理素子の前記出力に対して一端部で連結されると共に、前記第2の論理素子の他の入力に対して他の端部で連結されることと、
を具備することを特徴とするパルス生成回路。 - 前記第1の遅延素子及び前記第2の遅延素子の夫々は少なくとも1つの論理ゲートを具備することを特徴とする請求項1に記載のパルス生成回路。
- 前記第1の遅延素子は、
前記入力クロック信号を受信するための入力を有する第1のインバータと、
前記第1のインバータの出力に連結された入力を有する第2のインバータと、
前記第2のインバータの出力に連結された入力と、前記第1の論理素子の前記他の入力に連結された出力とを有する第3のインバータと、
を具備することを特徴とする請求項1に記載のパルス生成回路。 - 前記第2の遅延素子は、
前記第1の論理素子から出力される前記信号を受信するための入力を有する第4のインバータと、
前記第4のインバータの出力に連結された入力と、前記第2の論理素子の他の入力に連結された出力とを有する第5のインバータと、
を具備することを特徴とする請求項1に記載のパルス生成回路。 - 前記第1の遅延素子は、
前記入力クロック信号を受信するための入力を有する第1のNANDゲートと、
前記第1のNANDゲートの出力に連結された入力を有する第2のNANDゲートと、
前記第2のNANDゲートの出力に連結された入力と、前記第1の論理素子の他の入力に連結された出力とを有する第1のインバータと、
を具備することを特徴とする請求項1に記載のパルス生成回路。
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