KR20010093665A - Ｄ 플립플롭 회로 - Google Patents

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KR20010093665A
KR20010093665A KR1020010014246A KR20010014246A KR20010093665A KR 20010093665 A KR20010093665 A KR 20010093665A KR 1020010014246 A KR1020010014246 A KR 1020010014246A KR 20010014246 A KR20010014246 A KR 20010014246A KR 20010093665 A KR20010093665 A KR 20010093665A
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KR1020010014246A
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나카이즈미가즈오
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나까무라 쇼오
안도덴키 가부시키가이샤
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Abstract

D-FF 회로는, 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭과 종속 플립플롭으로 구성되고, 상기 종속 플립플롭은 상기 종속 플립플롭의 제1 단에 배치되어 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라서 동작하는 클럭 인버터 및 상기 클럭 인버터의 출력단에 직렬로 연결되는 2단 인버터로 구성된다.

Description

Ｄ 플립플롭 회로 {D-FF CIRCUIT}
본 발명은 D 플립플롭 회로에 관한 것이다. 특히, 본 발명은 클럭 신호 발생 회로가 발생하는 클럭 신호에 따라 동작되는 D 플립플롭 회로에 관한 것이다.
종래 기술에 따르면, CMOS(Complementary MOS)로 형성되는 D 플립플롭(D-flip-flop)(이하, "D-FF"라 함)은 주부(主部)용 플립플롭(이하, "주 FF(master FF)"라함), 종속(從屬)부용 플립플롭(이하, "종속 FF(slave FF)"라함) 및 클럭 신호 발생 회로를 포함한다.
클럭 신호 발생 회로는 주 FF 및 종속 FF로 출력되는 클럭 신호를 발생시킨다. 주 FF 및 종속 FF는 각각 클럭 신호 발생회로에서 출력된 클럭 신호에 따라서 각 타이밍에서 개별 동작을 시작 또는 중지한다.
도 3a, 3b 및 도 4를 참조하여, 종래의 D-FF 회로(100)를 설명한다.
도 3a는 종래의 D-FF 회로(100)를 나타내는 도면이다. 도 3b는 상기 D-FF 회로(100)의 클럭 신호 발생 회로를 나타내는 도면이다.
도 3a에서, D-FF 회로(100)는 인버터(inverter)(101, 102), 전달 게이트(transfer gate)(G1, G2) 및 NAND 게이트(106)를 갖는 주 FF와 전달 게이트(G3, G4), NAND 게이트(107) 및 인버터(103, 104, 105)를 갖는 종속 FF를 포함한다. 주 FF 및 종속 FF는 클럭 신호 발생 회로(200)에서 발생되는 클럭 신호에 따라 동작을 각각 시작하거나 중지한다.
전달 게이트(G1, G2, G3, G4)는 각각 P 채널 트랜지스터(Tr5 내지 Tr8)와 N 채널 트랜지스터(Tr1 내지 Tr4)로 이루어진다. 클럭 신호 발생 회로에서 발생된 클럭 신호는 트랜지스터 각각(Tr1 내지 Tr8)으로 입력된다. 각 전달 게이트(G1, G2, G3, G4)는 각 트랜지스터(Tr1 내지 Tr8)에 입력된 클럭 신호에 따라 "도통(ON)" 상태 또는 "차단(OFF)" 상태로 된다. 상기 전달 게이트들은 입력 신호 데이터를 유지하거나 전달한다.
도 3b에 도시한 바와 같이, 클럭 신호 발생 회로(200)는 3개의 인버터(31, 32, 33)를 포함한다. 인버터(31)는 입력 클럭 신호(CLK)를 반전시켜 제1 클럭 신호()를 출력한다. 인버터(32)는 상기 제1 클럭 신호()를 반전시켜 제2 클럭 신호(CLK2)를 출력한다. 인버터(33)는 상기 제2 클럭 신호(CLK2)를 반전시켜 제3 클럭 신호()를 출력한다.
제2 클럭 신호(CLK2)와 제3 클럭 신호()는 주 FF의 동작을 중지시키는 클럭 신호로 이용된다. 제1 클럭 신호()와 제2 클럭 신호(CLK2)는 종속 FF의 동작을 시작시키는 클럭 신호로 이용된다.
D-FF 회로(100)의 동작은 상기한 바와 같이 구성될 수 있으며, 도 4에 도시한 동작 타이밍도를 참조하여 상세히 설명한다. 도 4에서, 실선은 입력 신호 데이터(input signal data)(DATA)가 상승기(rising)일 때 D-FF 회로(100)의 동작을 도시한다. 다른 일점 쇄선은 입력 신호 데이터가 하강기(falling)일 때 D-FF 회로(100)의 동작을 도시한다.
먼저, 입력 신호 데이터가 상승기일 경우, D-FF 회로(100)의 동작을 도 4에 도시한 파형을 참조하여 설명한다.
시간(t50)에서, 입력 신호 데이터의 전압이 "로우(low)" 레벨에서 "하이(high)" 레벨로 상승하는 경우, 인버터(101)는 상기 입력 신호 데이터를 반전시켜 "로우" 레벨 신호로 출력한다. 동시에, 제2 클럭 신호(CLK2)가 "로우" 레벨 상태이고 제3 클럭 신호()가 "하이" 레벨이므로, 전달 게이트(G1)는 "도통" 상태이다. 따라서, 전달 게이트(G1)는 인버터(101)에서 인버터(102)로 출력되는 "로우" 레벨 신호를 출력한다. 인버터(102)는 입력된 "로우" 레벨 신호를 반전시켜"하이" 레벨 신호를 출력한다. 시간(t51)에서, 신호의 전압은 노드(N2)에서 "하이" 레벨에서 "로우" 레벨로 하강한다. 시간(t52)에서, 신호의 전압은 노드(N3)에서 "로우" 레벨에서 "하이" 레벨로 상승한다.
한편, 시간(t52)에서, 클럭 신호 발생 회로(200)에 있어서, 입력 클럭 신호(CLK)의 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다. 입력 데이터가 입력되는 시간부터 입력 클럭 신호의 전압이 상승하는 시간까지의 주기인 외부 셋업 시간(external set up time)은 t50에서 t52이다.
입력 클럭 신호(CLK)는 인버터(31)에 의해 반전된다. 시간(t53)에서, "로우" 레벨 제1 클럭 신호()가 출력된다. 상기 제1 클럭 신호()는 인버터(32)에 의해 반전된다. 시간(t55)에서, "하이" 레벨 제2 클럭 신호(CLK2)가 출력된다. 상기 제1 클럭 신호()는 "로우" 레벨 상태이고 상기 제2 클럭 신호(CLK2)는 "하이" 레벨 상태이므로, 전달 게이트(G3)는 "도통" 상태가 되어 종속 FF의 동작을 시작시킨다.
종속 FF의 동작이 시간(t55)에서 시작될 경우, 시간(t52)에서 노드(N3)를 통과하는 "하이" 레벨 신호는 전달 게이트(G3)를 통과한다. 시간(t57)에서, 노드(N5)에서의 신호 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다.
시간(t56)에서, 제2 클럭 신호(CLK2)는 클럭 신호 발생 회로(200)의 인버터(33)를 통과한다. 인버터(33)는 "로우" 레벨 제3 클럭 신호()를 출력한다. 이 때, 전달 게이트(G1)는 "차단" 상태이다. 주 FF의 동작이 중지되고 종속 FF는 입력 신호 데이터를 유지한다.
다음, 입력 신호 데이터가 하강기일 때 D-FF 회로의 동작을 일점 쇄선으로 도시한 파형을 참조하여 설명한다.
시간(t50)에서, 입력 신호 데이터의 전압이 "하이" 레벨에서 "로우" 레벨로 하강할 경우, 인버터(101)는 입력 신호 데이터를 반전시켜 "하이" 레벨 신호를 출력한다. 동시에, 제2 클럭 신호(CLK2)가 "로우" 레벨이고 제3 클럭 신호()가 "하이" 레벨이므로, 전달 게이트(G1)는 "도통" 상태이다. 따라서, 시간(t52)에서, 노드(N2)에서의 신호 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다. 노드(N2)를 통과하는 신호는 인버터(102)로 반전된다. 시간(t54)에서, 노드(N3)에서의 신호 전압은 "하이" 레벨에서 "로우" 레벨로 하강한다.
한편, 시간(t52)에서, 클럭 신호 발생 회로(200)에 있어서, 입력 클럭 신호의 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다. 입력 클럭 신호(CLK)는 인버터(31)로 반전된다. 시간(t53)에서, "로우" 레벨 제1 클럭 신호()가 출력된다. 시간(t55)에서, "하이" 레벨 제2 클럭 신호(CLK2)가 출력된다. 제1 클럭 신호()가 인버터(32)로 반전된다. 시간(t55)에서, "하이" 레벨 제2 클럭 신호(CLK2)가 출력된다. 제1 클럭 신호()는 "로우" 레벨이고 제2 클럭 신호(CLK2)는 "하이" 레벨이므로, 전달 게이트(G1)는 "차단" 상태이다. 주 FF의 동작은 중지되고 종속 FF는 입력 신호 데이터를 유지한다.
시간(t61)에서, 리셋 신호(RB) 전압은 "하이" 레벨에서 "로우" 레벨로 하강한다. 이후, 시간(t62)에서, 노드(N2)에서의 신호 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다. 시간(t63)에서, 출력 신호 전압()은 "로우" 레벨에서 "하이" 레벨로 상승한다. 외부 리셋 시간(tR)(리셋 신호가 입력되는 시간부터 출력 신호()가 리셋되는 시간까지의 주기)는 시간 t61에서 시간 t63까지이다.
하지만, 도 3에 도시한 종래의 D-FF 회로에 있어서, 입력 신호 데이터 전압이 하강할 때, 전달 게이트(G1)의 P 채널 트랜지스터(Tr5)가 전류를 충분히 공급하지 못하는 경우가 종종 있다. 따라서, 노드(N2)에서의 신호 전압이 상승하는 상승 시간(rise-time)이 느리다(길다). P 채널 트랜지스터(Tr5)와 대조적으로, N 채널 트랜지스터(Tr1)는 전류를 충분히 공급하는 경우가 종종 있다. 따라서, 노드(N2)에서의 신호 전압이 하강하는 하강 시간(fall-time)이 빠르다(짧다). 한편, 전달 게이트(G1)의 다음 단(stage)에 제공되는 인버터(102)에서의 상승 시간과 하강 시간 사이의 차가 적다. 또한, NAND 게이트(106)에서의 상승 시간과 하강 시간의 차가 적다. 따라서, 입력 신호 데이터의 하강기에 있어서의 주 FF의 동작은, 입력 신호 데이터의 상승기에서의 주 FF의 동작과 비교할 때, P 채널 트랜지스터(Tr5)의 불충분한 전류 공급 능력으로 야기된 지연(delay)에 더 많은 영향을 받는다. 그 결과, 주 FF의 출력단(output terminal)인 노드(N3)에서 신호가 출력되는 것이 지연된다.
보다 구체적으로, 도 4의 동작 타이밍도에 도시한 바와 같이, 입력 신호 접압이 상승할 때, 상기 입력 신호 데이터는 시간(t52)에서 노드(N3)를 통과한다.한편, 입력 신호 데이터 전압이 하강할 때, 상기 입력 신호 데이터는 시간(t54)에서 노드(N3)를 통과한다. 상기 입력 신호 데이터의 전압이 하강할 때 상기 입력 신호 데이터가 지연된다. 상승 시간과 하강 시간간에 동작 시간차(operation time difference)가 발생한다.
종속 FF는 노드(N3)에서 출력단()까지 4단 회로(전달 게이트(G3), NAND 게이트(107), 인버터(104, 105))로 이루어진다. 따라서, 종속 FF의 통과 시간이 너무 길다. 전체 전파 지연 시간(Time for Propagation Delay; tpd)이 길어진다.
상기한 문제를 해결하기 위하여, 본 발명의 목적은 입력 신호 데이터의 하강기일 때, D-FF 회로의 주 플립플롭의 동작 지연을 개선시키는 것이며, 고속으로 D-FF 회로(100)를 동작시키기 위하여 종속 플립플롭에서의 tpd를 짧게 하는 것이다.
도 1a는 본 발명에 따른 D-FF 회로를 나타내는 도면이다.
도 1b는 본 발명에 따른 클럭 신호 발생 회로를 나타내는 도면이다.
도 1c는 본 발명에 따른 리셋 신호 발생 회로를 나타내는 도면이다.
도 2는 본 발명에 따른 D-FF 회로의 동작을 나타내는 타이밍도(timing chart)이다.
도 3a 및 도 3b는 종래의 D-FF 회로와 클럭 신호 발생 회로를 나타내는 도면이다.
도 4는 종래의 D-FF 회로의 동작을 나타내는 타이밍도이다.
즉, 본 발명의 일면에 따라서, D-FF 회로(예를 들어 도 1a에 도시한 D-FF 회로(3))는, 클럭 신호 발생 회로(예를 들어 도 1b에 도시한 클럭 신호 발생 회로(4))가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭과 종속 플립플롭으로 구성되며,
상기 종속 플립플롭은 종속 플립플롭의 제1 단에 배치되고 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 동작하는 클럭 인버터(clocked inverter)(예를 들어 도 1a에 도시한 클럭 인버터(120)) 및 클럭 인버터의 출력단에 직렬로 연결되는 2단 인버터(two-stage inverter)(예를 들어 도1에 도시한 인버터(113, 114))로 구성된다.
본 발명의 일면에 따라서, 종속 플립플롭은 3단 구성을 가질 수도 있다. tpd를 개선시킬 수 있다. 따라서, D-FF 회로의 동작 속도를 증가시킬 수 있다.
본 발명의 다른 면에 따라서, D-FF 회로(예를 들어 도 1a에 도시한 D-FF 회로(3))는, 클럭 신호 발생 회로(예를 들어 도 1b에 도시한 클럭 신호 발생 회로)가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭 및 종속 플립플롭으로 구성되고,
상기 주 플립플롭은, 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 입력 신호를 전달하는 전달 게이트(예를 들어 도 1a에 도시한 전달 게이트(G1)) 및 입력 신호의 상승기와 하강기 사이에서 전달 게이트의 전달 시간차(transmission time difference)를 해소하기 위하여 소정 통과 시간(predetermined pass time)을 허용하여 입력 신호를 출력하는 소자(element)(예를 들어 도 1a에 도시한 NOR 게이트(110))로 구성된다.
본 발명의 다른 면에 따라서, 입력 신호의 상승기와 하강기 사이에서, 주 플립플롭의 동작 시간차를 개선시킬 수 있다. D-FF 회로의 동작 속도를 증가시킬 수 있다.
본 발명의 다른 면에 따라서, D-FF 회로(예를 들어 도 1에 도시한 D-FF 회로(3))는, 클럭 신호 발생 회로(예를 들어 도 1b에 도시한 클럭 신호 발생 회로(4))가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭과 종속 플립플롭으로 구성되며,
상기 종속 플립플롭 회로는, 종속 플립플롭의 제1 단에 배치되고 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 동작하는 클럭 인버터(clocked inverter)(예를 들어 도 1a에 도시한 클럭형 인버터(120)) 및 클럭 인버터의 출력단에 직렬로 연결되는 2단 인버터(two-stage inverter)(예를 들어 도 1에 도시한 인버터(113, 114))로 구성되고,
상기 주 플립플롭은, 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 입력 신호를 전달하는 전달 게이트(예를 들어 도 1a에 도시한 전달 게이트(G1)) 및 입력 신호의 상승기와 하강기 사이에서 전달 게이트의 전달 시간차(transmission time difference)를 해소하기 위하여 소정 통과 시간(predetermined pass time)을 허용하여 입력 신호를 출력하는 소자(element)(예를 들어 도 1a에 도시한 NOR 게이트(110))로 구성된다.
본 발명에 따라서, 종속 플립플롭은 3단 구성을 가질 수도 있다. tpd를 개선시킬 수 있다. 또한, 입력 신호의 상승기와 하강기 사이에서, 주 플립플롭의 동작 시간차를 개선시킬 수 있다. D-FF 회로의 동작 속도를 증가시킬 수 있다.
상기 소자는 NOR 회로 소자일 수 있다.
상기 신호는 NOR 회로 소자를 사용하여 그 신호의 상승기에 느리게 출력되고 하강기에 빠르게 출력된다. 따라서, 입력 신호의 하강기에서의 주 플립플롭의 동작 시간을 개선시킬 수 있다.
주 플립플롭과 종속 플립플롭은 CMOS로 구성될 수 있다.
D-FF 회로가 CMOS로 구성되므로, D-FF 회로의 동작 속도를 증가시킬 수 있다.
실시예
도면을 참조하여 본 발명의 실시예를 이하에서 상세히 설명한다.
D-FF 회로의 구성을 설명한다.
도 1a 내지 1c는 실시예에 따라 CMOS로 구성되는D-FF 회로(3)의 블록도이다. 도 1a는 D-FF 회로(3)를 나타내는 도면이다. 도 1b는 D-FF 회로(3)의 클럭 신호 발생 회로(4)를 나타내는 도면이다. 도 1c는 리셋 신호 발생 회로(5)를 나타내는 도면이다. 도 2는 D-FF 회로(3)의 동작을 나타내는 타이밍도이다.
도 1에 도시한 바와 같이, D-FF 회로(3)는, 인버터(101, 111), 전달 게이트(G1, G2) 및 NOR 게이트(110)를 갖는 주 FF, 클럭 인버터(120), 전달 게이트(G4), 인버터(112, 113, 114) 및 NAND 게이트(115)를 갖는 종속 FF, 도 1b에 도시한 클럭 신호 발생 회로(4) 및 도 1c에 도시한 리셋 신호 발생 회로(5)로 구성된다. 주 FF 및 종속 FF는 클럭 신호 발생 회로(4)에서 출력되는 클럭 신호에 따라 각각 동작을 시작하거나 중지한다.
도 1b에 도시한 바와 같이, 클럭 신호 발생 회로(4)는 3개의 인버터(41, 42, 43)로 구성된다. 인버터(41)는 입력 클럭 신호(CLK)를 반전시켜 제1 클럭 신호()를 출력한다. 인버터(42)는 상기 인버터(41)에서 출력되는 상기 제1 클럭 신호()를 반전시켜 제2 클럭 신호(CLK2)를 출력한다. 인버터(43)는 버퍼(buffer)(42)에서 출력되는 상기 제2 클럭 신호(CLK2)를 반전시켜 제3 클럭신호()를 출력한다.
도 1c에 도시한 바와 같이, 리셋 신호 발생 회로(5)는 하나의 인버터(51)로 구성된다. 인버터(51)는 입력 리셋 신호(RB)를 반전시켜 반전 리셋 신호(R)를 출력한다. 반전 리셋 신호(R)는 주 FF의 NOR 게이트(110) 중 한 단자로 입력된다. 입력 리셋 신호(RB)는 종속 FF의 NAND 게이트(115) 중 한 단자로 입력된다.
주 FF에서, 인버터(101)는 입력 신호 데이터(DATA)를 반전시켜 전달 게이트(G1)로 출력한다.
NOR 게이트(110)는 전달 게이트(G1)의 다음 단과 연결된다. NOR 게이트(110)는, 전달 게이트(G1)에서 출력된 신호와 도 1c에 도시한 리셋 신호 발생 회로(5)가 발생한 반전 리셋 신호(R) 사이에서 OR 연산(OR operation)을 수행하고, 노드(N3)에서 전달 게이트(G2)까지 OR 연산의 반전값을 출력한다. 노드(N3)는 주 FF의 출력단이며 종속 FF와 연결된다.
NOR 게이트(110)에서, 신호의 상승 시간이 느리다(길다). 신호의 하강 시간이 빠르다(짧다). NOR(110) 게이트에서의 신호의 하강 시간과 입력 신호의 하강기에 전달 게이트(G1)를 통과하는 입력 신호 전달 시간의 합은, NOR 게이트(110)에서의 상승 시간과 입력 신호의 상승기에 전달 게이트(G1)를 통과하는 입력 신호 전달 시간의 합과 거의 동일한 것이 바람직하다.
전달 게이트(G1, G2)는 P 채널 트랜지스터와 N 채널 트랜지스터가 통합된 구조를 갖는다. 클럭 신호 발생 회로(4)에서 출력되는 클럭 신호는 각각의 소정 타이밍에서 트랜지스터(Tr1, Tr2, Tr5, Tr6) 각각의 게이트에 입력된다. 상기 트랜지스터들은 전달 게이트(G1, G2)의 스위칭 동작(switching operation)을 수행, 즉 입력 클럭 신호에 따라 전달 게이트를 "도통" 또는 "차단" 상태로 변환시킨다.
전달 게이트(G1)에서, 클럭 신호 발생 회로(4)의 인버터(42)의 출력(제2 클럭 신호(CLK2))은 P 채널 트랜지스터(Tr5)의 게이트에 입력된다. 또한, 클럭 신호 발생 회로(4)의 인버터(43)의 출력(제3 클럭 신호())은 N 채널 트랜지스터(Tr1)의 게이트에 입력된다. 전달 게이트(G2)에서, 클럭 신호 발생 회로(4)의 인버터(43)의 출력(제3 클럭 신호())는 P 채널 트랜지스터(Tr6)의 게이트에 입력된다. 또한, 클럭 신호 발생 회로(4)의 인버터(42)의 출력(제2 클럭 신호(CLK2))은 N 채널 트랜지스터(Tr2)의 게이트에 입력된다.
제2 클럭 신호(CLK2)가 "하이" 레벨이고 제3 클럭 신호()가 "로우" 레벨인 경우, 전달 게이트(G1)는 "차단" 상태이고 전달 게이트(G2)는 "도통" 상태이다. 주 FF의 동작이 중지된다. 입력 신호 데이터가 유지된다. 이 경우, 반전 리셋 신호(R)가 NOR 게이트(110)에 입력될 때, 주 FF는 리셋(reset)된다. 제2 클럭 신호(CLK2)가 "로우" 레벨이고 제3 클럭 신호()가 "하이" 레벨인 경우, 전달 게이트(G1)는 "도통" 상태이고 전달 게이트(G2)는 "차단" 상태이다. 입력 신호는 종속 FF로 출력된다.
한편, 클럭 인버터(120)는 종속 FF의 제1 단에 배치된다. 2개의 인버터(113, 114)는 클럭 인버터(120)의 다음 단에 직렬로 연결된다. 종속 FF는 3단 회로(three-stage circuit) 구성을 갖는다.
클럭 인버터(120)는 2개의 P 채널 트랜지스터(Tr11, Tr12), 하나의 NPN 트랜지스터(Tr13) 및 4개의 N 채널 트랜지스터(Tr14, Tr15, Tr16, Tr17)로 구성된다.
P 채널 트랜지스터(Tr11)의 드레인(drain)은 제1 전원(power supply)과 연결된다. P 채널 트랜지스터(Tr11)의 게이트는 노드(N3)에 연결된다. P 채널 트랜지스터(Tr11)의 소스(source)는 노드(N5)와 연결된다. P 채널 트랜지스터(Tr12)의 드레인은 노드(N5)와 연결된다. P 채널 트랜지스터(Tr12)의 게이트는 클럭 신호 발생 회로(4)의 인버터(41)의 출력과 연결된다. 제1 클럭 신호()는 P 채널 트랜지스터(Tr12)의 게이트에 입력된다. P 채널 트랜지스터(Tr12)의 소스는 노드(N6)와 연결된다. N 채널 트랜지스터(Tr14, Tr15)의 드레인과 NPN 트랜지스터(Tr13)의 베이스(base)가 노드(N6)와 연결된다.
N 채널 트랜지스터(Tr14)의 게이트는 노드(N3)와 연결된다. N 채널 트랜지스터(Tr14)의 소스는 제2 전원과 연결된다. 제1 클럭 신호()가 N 채널 트랜지스터(Tr15)의 게이트에 입력된다. N 채널 트랜지스터(Tr15)의 소스는 상기 제2 전원과 연결된다. NPN 트랜지스터(Tr13)의 콜렉터(collector)는 상기 제1 전원과 연결된다. NPN 트랜지스터(Tr13)의 베이스는 노드(N6)와 연결된다. NPN 트랜지스터의 이미터(emitter)는 노드(N8)와 연결된다. N 채널 트랜지스터(Tr16)의 드레인은 노드(N8)와 연결된다.
클럭 신호 발생 회로(4)의 인버터(42)의 출력은 N 채널 트랜지스터(Tr16)으 게이트와 연결된다. 제2 클럭 신호(CLK2)는 N 채널 트랜지스터의 소스는 노드(N7)와 연결된다. N 채널 트랜지스터(Tr17)의 드레인은 노드(N7)와 연결된다. N 채널 트랜지스터(Tr17)의 게이트는 노드(N3)와 연결된다. N 채널 트랜지스터(Tr17)의 소스는 상기 제2 전원과 연결된다.
즉, 상기한 구조를 갖는 클럭 인버터(120)의 동작 타이밍은 제1 클럭 신호()와 제2 클럭 신호(CLK2)에 의해 결정된다. 클럭 인버터(120)는 충분하게 전류를 공급할 수 있다.
전달 게이트(G4)는 P 채널 트랜지스터(Tr8)와 N 채널 트랜지스터(Tr4)가 통합된 구조를 갖는다. 클럭 신호 발생 회로(4)에서 출력되는 클럭 신호는 각각의 소정 타이밍에 트랜지스터(Tr4, Tr8)의 각 게이트로 입력된다. 상기 트랜지스터들은 전달 게이트(G4)의 스위칭 동작(switching operation)을 수행, 즉 입력 클럭 신호에 따라 전달 게이트를 "도통" 또는 "차단" 상태로 변환시킨다. 클럭 신호 발생 회로(4)의 인버터(42)의 출력(제2 클럭 신호(CLK2))은 전달 게이트(G4)의 P 채널 트랜지스터(Tr8)의 게이트에 입력된다. 또한, 클럭 신호 발생 회로(4)의 인버터(41)의 출력(제1 클럭 신호())은 N 채널 트랜지스터(Tr4)의 게이트에 입력된다.
제1 클럭 신호()가 "로우" 레벨이고 제2 클럭 신호(CLK2)가 "하이" 레벨인 경우, 클럭 인버터(120)가 동작한다. 종속 FF의 동작이 시작된다.
인버터(112)는 클럭 인버터(120)에서 출력된 신호를 반전시켜 출력 신호(OUT)를 출력한다. 인버터(113)는 클럭 인버터(120)에서 출력된 신호를 반전시켜 인버터(114)로 출력한다. 인버터(114)는 인버터(113)에서 출력된 신호를 반전시켜 출력 신호()를 출력한다.
NAND 게이트(107)는 인버터(113)에서 출력된 신호와 입력 리셋 신호(RB) 사이에 AND 연산을 수행하고, AND 연산의 반전값을 전달 게이트로 출력한다.
다음, 본 실시예의 동작을 설명한다.
입력 신호 데이터가 상승기 일 때 D-FF 회로의 동작을 도 2에 도시한 실선으로 도시한 파형을 참조하여 설명한다.
시간(t70)에서, 입력 신호 데이터의 전압이 "로우" 레벨에서 "하이" 레벨로 상승하는 경우, 인버터(101)는 입력 신호 데이터를 반전시켜 "로우" 레벨 신호를 출력한다. 동시에, 제2 클럭 신호(CLK2)가 "로우" 레벨이고 제3 클럭 신호()는 "하이" 레벨이므로, 인버터(101)에서 출력되는 "로우" 레벨 신호가 전달 게이트(G1)를 통과한다. 시간(t71)에서, 노드(N2)에서의 신호 전압이 "하이" 레벨에서 "로우" 레벨로 하강한다. 시간(t73)에서, NOR 게이트(110)는 "하이" 레벨 신호를 출력한다. 노드(N3)에서의 신호 전압이 "로우" 레벨에서 "하이" 레벨로 상승한다. 즉, 신호 전압이 NOR 게이트(110)에서 상승하는 상승 시간은 시간(t71)부터 시간(t73)까지이고, 종래의 (도 3a에 도시한)D-FF 회로의 인버터(102)에서의 상승 시간(t51에서 t52)보다 느리다(길다).
시간(t72)에서, 클럭 신호 발생 회로(4)에 있어서의 입력 클럭 신호(CLK)의 전압이 "로우" 레벨에서 "하이" 레벨로 상승한다. 입력 클럭 신호(CLK)는인버터(41)로 반전되고, 시간(t74)에서 "로우" 레벨 제1 클럭 신호()를 출력한다. 제1 클럭 신호()는 인버터(42)로 반전되고, 시간(t75)에서 "하이" 레벨 제2 클럭 신호(CLK2)를 출력한다. 또한, 시간(t76)에서, 제2 클럭 신호(CLK2)는 클럭 신호 발생 회로(4)의 인버터(43)를 통과한다. 인버터는 "로우" 레벨 제3 클럭 신호()를 출력한다. 전달 게이트(G1)는 "차단" 상태이다. 또한 전달 게이트(G2)는 "도통" 상태이다. 주 FF의 동작이 중지된다. 주 FF는 입력 신호 데이터를 유지한다.
시간(t74, t75)에서, 제1 클럭 신호()는 "로우" 레벨이고 제2 클럭 신호(CLK2)는 "하이" 레벨이므로, 클럭 인버터(120)가 동작한다. 종속 FF의 동작이 시작된다.
종속 FF의 동작이 시작된 후, 시간(t76)에서, "로우" 레벨 신호가 클럭 인버터(120)에서 출력된다. 노드(N8)에서의 신호 전압은 "하이" 레벨에서 "로우" 레벨로 하강한다. 이후, 시간(t77)에서, "로우" 레벨 출력 신호()가 2개의 인버터(113, 114)를 통하여 출력된다. 즉, 종속 FF의 통과 시간에 의해 정해지는 내부 tpd(internal tpd)는 시간(t74)에서 시간(t77)까지이다.
입력 신호 데이터가 하강기일 때 D-FF 회로의 동작을 도 2에 도시한 일점 쇄선으로 도시한 파형을 참조하여 설명한다.
시간(t70)에서, 입력 신호 데이터의 전압이 "하이" 레벨에서 "로우" 레벨로 하강하는 경우, 인버터(101)는 입력 신호 데이터를 반전시켜 "하이" 레벨 신호를출력한다. 동시에, 제2 클럭 신호(CLK2)가 "로우" 레벨이고 제3 클럭 신호()는 "하이" 레벨이므로, 전달 게이트(G1)는 "도통" 상태이다. 따라서, 시간(t72)에서, 노드(N2)에서의 신호 전압이 "로우" 레벨에서 "하이" 레벨로 상승한다. 노드(N2)를 통과하는 신호는 NOR 게이트(110)에 의해 반전된다. 시간(t73)에서 노드(N3)에서의 신호 전압이 "하이" 레벨에서 "로우" 레벨로 하강한다. 즉, 신호 전압이 NOR 게이트(110)에서 하강하는 하강 시간은 시간(t72)부터 시간(t73)까지이고, 종래의 (도 3a에 도시한)D-FF 회로의 인버터(102)에서의 하강 시간(t52에서 t54)보다 빠르다(짧다).
시간(t72)에서, 클럭 신호 발생 회로(4)에 있어서의 입력 클럭 신호(CLK)의 전압이 "로우" 레벨에서 "하이" 레벨로 상승한다. 입력 클럭 신호(CLK)는 인버터(41)로 반전되고, 시간(t74)에서 "로우" 레벨 제1 클럭 신호()를 출력한다. 제1 클럭 신호()는 인버터(42)로 반전되고, 시간(t75)에서 "하이" 레벨 제2 클럭 신호(CLK2)를 출력한다. 또한, 시간(t76)에서, 제2 클럭 신호(CLK2)는 클럭 신호 발생 회로(4)의 인버터(43)를 통과한다. 인버터(43)는 "로우" 레벨 제3 클럭 신호()를 출력한다. 전달 게이트(G1)는 "차단" 상태이다. 또한, 전달 게이트(G2)는 "도통" 상태이다. 종속 FF의 동작이 중지된다. 종속 FF는 입력 신호 데이터를 유지한다.
시간(t74, t75)에서, 제1 클럭 신호()는 "로우" 레벨이고 제2 클럭 신호(CLK2)는 "하이" 레벨이므로, 클럭 인버터(120)가 동작한다. 종속 FF의 동작이 시작된다.
종속 FF의 동작이 시작된 후, 시간(t76)에서, "하이" 레벨 신호가 클럭 인버터(120)에서 출력된다. 노드(N8)에서의 신호 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다. 이후, 시간(t77)에서, "하이" 레벨 출력 신호()가 2개의 인버터(113, 114)를 통하여 출력된다. 즉, 종속 FF의 통과 시간에 의해 정해지는 내부 tpd(internal tpd)는 시간(t74)에서 시간(t77)까지이고, 종래의 D-FF 회로(100)의 내부 tpd(t53부터 t60까지)보다 짧다.
즉, 입력 신호 데이터가 입력되는 시간부터 입력 신호 데이터가 주 FF로 출력되는 시간까지의 주기는, 입력 신호 데이터의 상승기 및 하강기 모두에 있어서 시간(t70)부터 시간(t73)까지이다. 입력 신호 데이터의 상승기와 하강기 사이에는 주 FF의 동작 시간차가 없다. 종래의 (도 3에 도시한)D-FF 회로(100)의 동작이 입력 신호 데이터의 하강기에 지연된다는 문제점을 해결한다.
종속 FF에 있어서, 종래의 D-FF 회로(100)의 전달 게이트(G3)를 충분한 전류 공급 능력을 갖는 클럭 인버터(120)로 대체한다. 또한, 종속 FF는 3단 회로 구성을 갖는다. 따라서, 내부 tpd가 짧아진다.
한편, 입력 신호 데이터의 전압이 "로우" 레벨에서 "하이" 레벨로 상승하는 경우, 리셋 신호(RB) 전압은 시간(t79)에 "하이" 레벨에서 "로우" 레벨로 하강한다. 시간(t81)에서, 노드(N2, N8)에서의 신호 전압은 "로우" 레벨에서 "하이" 레벨로 상승한다. 시간(t82)에서, "하이" 레벨 출력 신호()가 출력된다. 본 실시예에서, 외부 리셋 시간(external reset time)(tR)은 시간(t79)부터 시간(t82)까지이다. D-FF 회로(3)의 외부 리셋 시간이 종래의 D-FF 회로(100)의 외부 리셋 시간(tR)(t61부터 t63)보다 약 2배 정도 지연되지만, D-FF 회로를 사용하는 데는 아무런 문제가 없다.
전술한 바와 같이, 본 실시예에 따른 D-FF 회로(3)에서, 신호의 상승 시간이 느리고(길고) 신호의 하강 시간이 빠른(짧은) 소자인 NOR 게이트(110)는, 주 FF로 입력되는 입력 신호의 상승기와 하강기 사이에 전달 게이트(G1)의 전달 시간차를 해소하기 위하여 전달 게이트(G1)의 다음 단에 연결된다. 따라서, 입력 신호의 상승기와 하강기 사이의 동작 시간차를 제거할 수 있다. 구체적으로, 내부 셋업 시간(internal set up time)을 개선시켜 도 4의 동작 타이밍도에 도시한 시간(t50)부터 시간(t56)까지의 주기를 도 2의 동작 타이밍도에 도시한 시간(t70)부터 시간(t76)까지의 주기로 감소시킬 수 있다. 외부 셋업 시간을 약 60퍼센트(%) 정도 개선시킬 수 있다.
본 실시예에 따른 D-FF 회로(3)의 종속 FF에 있어서, 충분한 전류 공급 능력을 갖는 클럭 인버터(120)를 제1 단에 배치한다. 2단 인버터(113, 114)가 출력단()에 연결된다. 따라서, 종래의 D-FF 회로(100)의 4단 구성을 3단 구성으로 변경함으로써 종속 FF를 개선시킬 수 있다. 종속 FF의 유효 내부 tpd(effective internal tpd)를 개선시킬 수 있다. 구체적으로, 도 4의 동작 타이밍도에 도시한 시간(t53)부터 시간(t60)까지의 주기를 도 2의 시간(t74)부터 시간(t77)까지의 주기로 내부 tpd를 감소시킬 수 있다. 외부 tpd를 약 30퍼센트 정도 개선시킬 수 있다.
따라서, D-FF 회로(3)의 동작 속도를 약 40퍼센트 정도 증가시킬 수 있다(즉, 셋업 시간과 tpd를 감소시킬 수 있다).
D-FF 회로(3)가 본 발명이 적용되고 본 실시예에 설명되는 CMOS로 구성되지만, 본 발명은 이것에 한정되지 않는다.
도 1에 도시한 바와 같이, D-FF 회로(3)에 있어서, NOR 게이트(110)는 주 FF의 전달 게이트(G1)의 다음 단에 연결된다. 클럭 인버터(120)는 종속 FF의 제1 단에 배치된다. 2단 인버터(113, 114)는 클럭 인버터(120)와 연결된다. 그러나, 예를 들면, NOR 게이트(110)는 주 FF의 전달 게이트(G1)의 다음 단에 연결될 수 있다. 또한, 종속 FF는 종래의 D-FF 회로와 동일한 구성을 가질 수 있다. 상기한 구성과는 달리, 다음의 구성을 사용할 수 있다. 클럭 인버터(120)를 주 FF의 제1 단에 배치한다. 2단 인버터(113, 114)는 클럭 인버터(120)에 연결된다. 또한, 주 FF는 종래의 D-FF 회로와 동일한 구성을 갖는다. 이 경우, 주 FF와 종속 FF 중 하나를 개선시킴으로 인한 효과(D-FF 회로의 고속 동작)를 얻을 수 있다.
상기한 실시예에서, NOR 게이트(110)는 입력 신호의 상승 시간이 느리고(길고) 입력 신호의 하강 시간이 빠른(짧은) 소자로서 전달 게이트(G1)의 다음 단에 연결되어, 입력 신호의 하강기에 전달 게이트(G1)의 전달 지연을 보상하도록 한다. 하지만, 입력 신호의 상승기와 하강기 사이에 전달 게이트(G1)의 전달 시간차를 해소하기 위하여 입력 신호의 상승기와 하강기 사이에 상이한 통과 시간을 허용하는 소자를 사용할 경우, NOR 게이트(110) 이외의 다른 소자를 사용하여 D-FF 회로를 구성할 수 있다.
2000년 3월 29일 출원된 일본 특허 출원 제2000-91812호의 전체 내용은 본 명세서에 참고로 편입된다.
본 발명의 일면에 따라서, 종속 FF는 3단 구성을 가질 수 있다. tpd를 개선시킬 수 있다. D-FF 회로의 동작 속도를 증가시킬 수 있다.
본 발명의 다른 면에 따라서, 입력 신호의 상승기와 하강기 사이에 동작 시간차를 개선시킬 수 있다. D-FF 회로의 동작 속도를 개선시킬 수 있다.
본 발명의 다른 면에 따라서, 종속 FF는 3단 구성을 가질 수 있다. tpd를 개선시킬 수 있다. 또한, 입력 신호의 상승기와 하강기 사이에 주 FF의 동작 시간차를 개선시킬 수 있다. D-FF 회로의 동작 속도를 개선시킬 수 있다.
더욱이, 입력 신호는 입력 신호의 상승기에 느리게 출력되고, NOR 회로 소자를 이용하여 입력 신호의 하강기에 빠르게 출력된다. 따라서, 입력 신호의 하강기에 주 FF의 동작 지연을 개선시킬 수 있다.
D-FF 회로는 CMOS로 구성되므로, D-FF 회로의 동작 속도를 증가시킬 수 있다.

Claims (5)

  1. 클럭 신호 발생 회로(clock signal generation circuit)가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭(master flip-flop)과 종속 플립플롭(slave flip-flop)으로 구성되는 D 플립플롭 회로에 있어서,
    상기 종속 플립플롭이,
    상기 종속 플립플롭의 제1 단(first stage)에 배치되고 상기 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 동작하는 클럭 인버터(clocked inverter); 및
    상기 클럭 인버터의 출력단에 직렬로 연결되는 2단 인버터(two-stage inverter)
    로 구성되는 D 플립플롭 회로.
  2. 클럭 신호 발생 회로(clock signal generation circuit)가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭(master flip-flop)과 종속 플립플롭(slave flip-flop)으로 구성되는 D 플립플롭 회로에 있어서,
    상기 주 플립플롭이,
    상기 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 입력 신호를 전달하는 전달 게이트(transfer gate); 및
    상기 입력 신호의 상승기(rising)와 하강기(falling) 사이에 상기 전달 게이트의 전달 시간차(transmission time difference)를 제거하기 위하여 소정 통과 시간(pass time)을 허용함으로써 입력 신호를 출력하는 소자(element)
    로 구성되는 D 플립플롭 회로.
  3. 클럭 신호 발생 회로(clock signal generation circuit)가 발생하는 복수의 클럭 신호에 따라 동작하는 주 플립플롭(master flip-flop)과 종속 플립플롭(slave flip-flop)으로 구성되는 D 플립플롭 회로에 있어서,
    상기 종속 플립플롭이,
    상기 종속 플립플롭의 제1 단에 배치되고 상기 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 동작하는 클럭 인버터; 및
    상기 클럭 인버터의 출력단에 직렬로 연결되는 2단 인버터로 구성되고,
    상기 주 플립플롭이,
    상기 클럭 신호 발생 회로가 발생하는 복수의 클럭 신호 중 적어도 하나에 따라 입력 신호를 전달하는 전달 게이트; 및
    상기 입력 신호의 상승 시간(rise-time)와 하강 시간(fall-time) 사이에 상기 전달 게이트의 전달 시간차(transmission time difference)를 제거하기 위하여 소정 통과 시간(pass time)을 허용함으로써 입력 신호를 출력하는 소자(element)
    로 구성되는 D 플립플롭 회로.
  4. 제2항에 있어서,
    상기 소자가 NOR 회로 소자인 D 플립플롭 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 주 플립플롭과 상기 종속 플립플롭이 CMOS로 구성되는 D 플립플롭 회로.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6238971B1 (en) * 1997-02-11 2001-05-29 Micron Technology, Inc. Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures
US20050192841A1 (en) * 2000-09-01 2005-09-01 Roy Hays Method and system for collecting information before user registration
JP3900126B2 (ja) * 2003-08-18 2007-04-04 ソニー株式会社 論理処理回路、半導体デバイス及び論理処理装置
JP2005160088A (ja) * 2003-11-27 2005-06-16 Samsung Electronics Co Ltd パルスベースフリップフロップ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621993B2 (ja) * 1989-09-05 1997-06-18 株式会社東芝 フリップフロップ回路
US5612632A (en) * 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
WO1997007592A1 (en) * 1995-08-14 1997-02-27 Philips Electronics N.V. Mos master-slave flip-flop with reduced number of pass gates
JP3478033B2 (ja) * 1996-12-30 2003-12-10 ソニー株式会社 フリップフロップ回路

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