JP2011114754A - パワーオンクリア回路 - Google Patents

Abstract

【課題】電源電圧の立ち上がり状態の影響を受けないクリア信号を生成、出力するパワーオンクリア回路を提供する。
【課題の解決手段】パワーオンクリア回路は、電源の投入によってパルスを発生するパルス発生回路１と、発生したパルスを遅延して出力する遅延回路５と、遅延されたパルスが入力する縦続接続した２段のインバータ６，７と、遅延回路５の前段側の出力が入力する入力端子と１段目のインバータ６の出力が入力する入力端子とを有するＮＯＲ回路８とを備え、ＮＯＲ回路８の出力を電源電圧の立ち上がり状態の影響を受けない第１のクリア信号とし、インバータ７の出力を電源電圧の立ち上がり状態に応じた第２のクリア信号とするものである。
【選択図】図１

Description

本発明は、電源投入時に、半導体装置等において目的の回路にリセットをかけて初期化するためのパワーオンクリア回路に関し、特に、出力段に偶数個のインバータを備えたパワーオンクリア回路に関する。

従来から出力段に複数のインバータ、例えばＣＭＯＳインバータを備えたシュミットトリガで構成された回路と、その前段にはＲＣ回路を備えたパワーオンクリア回路は知られているが、この種の一般的なパワーオンクリア回路では、電源電圧の立ち上がりに追従して立ち上がる信号に基づいて、リセットをかけるクリア信号が生成され、出力される。このため、電源電圧の立ち上がりが速い場合は問題ないが、遅い場合、例えば電源電圧であるバッテリーの電圧低下時等では、電源電圧が十分上がりきらないうちは各ＣＭＯＳインバータを構成するＭＯＳトランジスタのオン、オフ状態が不定で、出力状態も不定になる。一方、ＲＣ回路の抵抗とキャパシタの接続点の電位は電源電圧とともに上昇するため、電源電圧が低い時点で前記キャパシタが充電され、前記接続点の電位がＣＭＯＳインバータを構成するＮチャネル型ＭＯＳトランジスタのスレッショルド電圧に達し、初期化する目的の回路が十分に動作する電圧に達するまでクリア信号を持続することができず、クリア信号を生成、出力できない事態を生じることもあった。

このような事態を避けるために、従来においても、２つの縦続接続したインバータをそれぞれＰ型及びＮ型の各ＭＯＳトランジスタで構成したＣＭＯＳインバータとする一方、２つのＣＭＯＳインバータの間に、前段側インバータの出力端と電源端子とに接続したＰＭＯＳトランジスタを設け、このＰＭＯＳトランジスタと前段側インバータのＮＭＯＳトランジスタのスレッショルド電圧及びドレイン電流の大小関係を所定条件に設定することにより、クリア信号を前記各トランジスタのＤＣ的な電圧特性でも決定することにより、電源電圧の立ち上がりが遅い場合でも、クリア信号を生成、出力することが提案されている（特許文献１）。

特開２００２−２６１５９５号公報

しかし、従来提案された上述のパワーオンクリア回路では、電源電圧の立ち上がりが遅い場合でも、クリア信号を生成、出力することはできるものの、生成したクリア信号出力の立ち上がりが鈍ってしまうことがある。そして、この立ち上がりの鈍りが生じると、回路によっては動作開始時におけるリセットを十分に行なうことができず、誤動作の原因になっていた。

本発明は、このような不都合を解消し、第１に、電源電圧の立ち上がり状態の影響を受けないクリア信号を生成、出力するパワーオンクリア回路を提供することを目的とする。また、第２に、前記クリア信号とともに、電源電圧の立ち上がり状態に応じた、すなわち電源電圧の立ち上がりに追従した立ち上がりのクリア信号を生成、出力し、２種類のクリア信号を生成、出力するパワーオンクリア回路を提供することを目的とする。

上記第１の目的を達成するために、本発明の請求項１に係るパワーオンクリア回路は、電源の投入によってパルスを発生するパルス発生回路と、発生したパルスを遅延して出力する遅延回路と、遅延されたパルスが入力する縦続接続した偶数段のインバータと、前記遅延回路の前段側の出力が入力する入力端子と奇数段目のインバータの出力が入力する入力端子とを備えたＮＯＲ回路とからなり、このＮＯＲ回路の出力をクリア信号とするもので、このクリア信号は電源電圧の立ち上がり状態の影響を受けないものである。

上記第２の目的を達成するために、本発明の請求項２に係るパワーオンクリア回路は、上記クリア信号に加えて、上記縦続接続した偶数段のインバータにおける最終段のインバータの出力をクリア信号とするもので、このクリア信号は電源電圧の立ち上がり状態に応じた、すなわち電源電圧の立ち上がりに追従した立ち上がりを有するものである。

上記各目的を達成するための本発明の構成としてより好適には、上記構成における遅延回路と縦続接続した偶数段のインバータを複数組縦続接続して、ＮＯＲ回路の各入力端子に“Ｌ”が入力するよう前記遅延回路と前記奇数団目のインバータを選択すればよく、具体的には、上記構成における遅延回路と縦続接続した偶数段、例えば２段のインバータを複数組、例えば２組縦続接続した場合は、２組目の前記遅延回路の前段側の出力、換言すると１組目の２段目のインバータの出力と、２組目のインバータのうち１段目のインバータの出力とを、ＮＯＲ回路の入力端子へ入力するよう構成すると好適である。

本発明の請求項１に係るパワーオンクリア回路によれば、電源電圧の立ち上がり状態の影響を受けないクリア信号を生成、出力することができる。また、本発明の請求項２に係るパワーオンクリア回路によれば、電源電圧の立ち上がり状態の影響を受けないクリア信号と、電源電圧の立ち上がり状態に応じたクリア信号を生成、出力することによって、初期化すべき回路に適したクリア信号を出力することができる。さらに、本発明の請求項３に係るパワーオンクリア回路によれば、遅延回路と偶数段のインバータを複数組縦続接続したので、パルス幅が広がり、電源電圧の立ち上がり状態の影響を受けないクリア信号、及びこのクリア信号とともに、電源電圧の立ち上がり状態に応じたクリア信号を、より確実に生成、出力し、電源電圧上昇後のリセット動作をより確実に行なうことができる。

本発明の好適な実施形態を示す回路図。 本実施形態の動作を説明するための波形図。 図２の部分拡大図。

以下、本発明の好適な実施形態を添付図面に基づいて説明する。
図１に示すように、パワーオンクリア回路は、電源端子ＶＣＣから供給される電源電圧が供給されるとパルスを発生するパルス発生回路１と、発生したパルスを遅延して出力する遅延回路２と、遅延されたパルスが入力する２段の縦続接続したＣＭＯＳインバータ３，４と、ＣＭＯＳインバータ４の出力が入力する遅延回路５と、この遅延回路５で遅延されたパルスが入力する２段の縦続接続したＣＭＯＳインバータ６，７と、前記ＣＭＯＳインバータ４の出力が入力する入力端子と前記ＣＭＯＳインバータ６の出力が入力する入力端子とを備えたＮＯＲ回路８とからなる。

ＣＭＯＳインバータ７の出力端が出力端子ＯＵＴ１に、ＮＯＲ回路８の出力端が出力端子ＯＵＴ２にそれぞれ接続され、これら出力端子ＯＵＴ１，ＯＵＴ２からクリア信号が出力される。パワーオンクリア回路は、前記各出力端子ＯＵＴ１，ＯＵＴ２によって、電源投入時にクリア信号を受けて初期化される他の回路に接続されており、前記出力端子ＯＵＴ２から出力されるクリア信号が電源電圧の立ち上がり状態の影響をうけないクリア信号であり、出力端子ＯＵＴ１から出力されるクリア信号が電源電圧の立ち上がり状態に応じたクリア信号である。

パルス発生回路１は、従来公知のもので、当初は電源電圧の立ち上がりに追従しているが、電源電圧が一定の電圧になると、出力を“Ｈ”から“Ｌ””に切り替えて、パルスを発生するものである。各遅延回路２，５は同一構成で、抵抗とキャパシタを直列接続した公知のＲＣ回路からなる。また、各ＣＭＯＳインバータ３，４，６，７も同一構成で、Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタを直列接続してなる公知の構成である。このように、本実施形態に係るパワーオンクリア回路は、遅延回路２，５と２段のＣＭＯＳインバータ３，４及び６，７からなる同一構成の回路二組を縦続接続してなり、一組目のＣＭＯＳインバータ４の出力と二組目のＣＭＯＳインバータ６の出力が、それぞれＮＯＲ回路８の各入力端子に入力するよう構成している。

続いて、上述のように構成したパワーオンクリア回路の動作を図２及び図３に基づいて説明する。なお、図２及び図３の各（ａ）〜（ｉ）は、図１のＡ〜Ｉの各地点の出力波形を示すものである。電源電圧が投入されると、ＶＣＣの電圧が立ち上がり、徐々に増大する（図２（ａ）参照）。この電源電圧の立ち上がりに応じて、パルス発生回路１からパルスが出力される（図２（ｂ）参照）。このパルス出力を受けて、図１のＣ点の電圧も徐々に増大するが、この際遅延回路２のキャパシタに充電されることにより、Ｃ点での出力は遅延されて立ち上がりが鈍った状態のパルスとなり（図２（ｃ）参照）、また、このパルスの立ち下がりも鈍ったものとなる（図３（ｃ）参照）。

遅延されたパルス出力は、ＣＭＯＳインバータ３で反転され（図２（ｄ）参照）て“Ｌ”となり、さらにＣＭＯＳインバータ４で再度反転され（図２（ｅ）参照）て“Ｈ”となって、遅延回路５に入力する一方、ＮＯＲ回路８の一方の入力端子にも入力する。遅延回路５に入力したパルス出力は、キャパシタに充電されることにより、Ｆ点での出力は遅延されて立ち上がりが鈍った状態のパルスとなり（図２（ｆ）参照）、また、このパルスの立ち下がりも鈍ったものとなる（図３（ｆ）参照）。

この遅延されたパルス出力は、ＣＭＯＳインバータ６で反転され（図２（ｇ）参照）て“Ｌ”となり、ＮＯＲ回路８の他方の入力端子に入力する一方、さらにＣＭＯＳインバータ７で再度反転されて“Ｈ”となって、出力端子ＯＵＴ１に出力される（図２（ｈ）参照）。そして、この出力端子ＯＵＴ１に出力されたパルスが第２のクリア信号となるのであるが、この第２のクリア信号は図２（ｈ）に示すように、電源電圧の立ち上がり（図２（ａ）参照）に追従した立ち上がりのパルスに生成される。

図３（ｂ）に示すように、パルス発生回路１から出力されたパルスは、電源投入後７１マイクロ秒経過した時点（図３のｔ３）で“Ｌ”となるが、遅延回路２の遅延作用によって図１のＣ点では出力の立ち下がりが鈍って、反転が遅れるので、図３のｔ３〜ｔ４で“Ｈ”を維持している（図３（ｃ）参照）。このため、Ｃ点での出力が再反転されたＥ点での出力も“Ｈ”であるので、上述したＣＭＯＳインバータ６の出力、すなわちＧ点での出力が“Ｌ”になっても、ＮＯＲ回路８の出力は依然として“Ｌ”を維持する。

図３のｔ４に至ると、図１のＣ点での出力はＣＭＯＳインバータ３を構成するＰチャネル型ＭＯＳトランジスタのしきい値を超えるので、Ｄ点での出力は反転して“Ｈ”となり、再反転したＥ点での出力は“Ｌ”となってＮＯＲ回路８に入力する。この“Ｌ”に反転したＣＭＯＳインバータ４の出力と、依然として“Ｌ”を維持するＣＭＯＳインバータ６からの入力によって、ＮＯＲ回路８の各入力端子にはいずれも“Ｌ”が入力し、ＮＯＲ回路８の出力は“Ｈ”に反転して、出力端子ＯＵＴ２に出力される（図２（ｉ），図３（ｉ）参照）。そして、この出力端子ＯＵＴ２に出力されたパルスが第１のクリア信号となるのであるが、この第１のクリア信号は図２（ｉ）に示すように、電源電圧の立ち上がり（図２（ａ）参照）の影響をうけないパルスとして生成される。

図３のｔ５に至ると、図１のＥ点での出力、すなわちＣＭＯＳインバータ４の出力は“Ｌ”を維持する一方、遅延されて“Ｈ”にあったＦ点での出力も“Ｌ”となる。したがって、Ｇ点での出力、すなわちＣＭＯＳインバータ６の出力は“Ｈ”に反転するので、ＣＭＯＳインバータ７及びＮＯＲ回路８の各出力は“Ｌ”となり、各出力端子ＯＵＴ１，２からのクリア信号の出力も停止する。

なお、本発明に係るパワーオンクリア回路は、上述の実施形態に限定されるものではなく、例えば、一組目の遅延回路２及び各ＣＭＯＳインバータ３，４を設けずに、パルス発生回路１の出力が遅延回路５の前段側からＮＯＲ回路８の一方の入力端子に入力するよう構成してもよい。また、インバータ３，４，６，７は２段に限らず、４段、６段など偶数段であればよいほか、ＣＭＯＳインバータに限定されない。さらに、遅延回路とＣＭＯＳインバータの組数は２組に限定されず、３組以上であってもよい。またさらに、出力端子ＯＵＴ１，２の各出力を初期化が必要な回路に選択的に供給するよう構成してもよい。

１ パルス発生回路
２，５ 遅延回路
３，４，６，７ ＣＭＯＳインバータ
８ ＮＯＲ回路

Claims (3)

1. 電源の投入によってパルスを発生するパルス発生回路と、発生したパルスを遅延して出力する遅延回路と、遅延されたパルスが入力する縦続接続した偶数段のインバータと、前記遅延回路の前段側の出力が入力する入力端子と奇数段目のインバータの出力が入力する入力端子とを有し、クリア信号を出力するＮＯＲ回路を備えたことを特徴とするパワーオンクリア回路。
2. 前記ＮＯＲ回路の出力を第１のクリア信号とする一方、前記縦続接続した偶数段のインバータにおける最終段のインバータの出力を第２のクリア信号とすることを特徴とする請求項１記載のパワーオンクリア回路。
3. 前記遅延回路と前記縦続接続した偶数段のインバータを複数組縦続接続したことを特徴とする請求項１または請求項２記載のパワーオンクリア回路。

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