TW201810945A

TW201810945A - 延遲電路

Info

Publication number: TW201810945A
Application number: TW105123175A
Authority: TW
Inventors: 莊勝智; 吳韋忠; 陳斯祺
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2016-07-22
Filing date: 2016-07-22
Publication date: 2018-03-16
Also published as: TWI601385B

Abstract

一種延遲電路，其包括電壓產生電路以及信號產生電路。電壓產生電路接收輸入信號，且產生第一控制電壓以及第二控制電壓。信號產生電路受控於第一控制電壓以及第二控制電壓，以產生輸出信號。第一控制電壓決定輸出信號的下降緣相對於輸入信號的下降緣的第一延遲時間。第二控制電壓決定輸出信號的上升緣相對於輸入信號的上升緣的第二延遲時間。

Description

延遲電路

本發明係有關於一種延遲電路，特別是有關於一種延遲電路，其根據延遲控制信號的上升與下降斜率來決定延遲時間。

延遲電路是一種可將輸入信號延遲一特定時間後成為輸出信號的電路。因此，將一信號輸入延遲電路後，其所輸出的延遲信號與輸入信號之間即可產生該特定時間的延遲。近來，隨著製程技術越來越先進，系統電路的操作速度變的越來越快，整合在同一晶片內的電路也越來越多。因此，每個電路之間的時脈同步變得相當重要。尤其是在高速的系統中，時脈偏移(clock skew)將是一個決定系統性能優劣的重要因素。而延遲電路則廣泛地應用在消除時脈偏移。在現有的延遲電路中，藉由增加電容與電阻元件的數量，或者藉由增加反向器的數量來達成目標延遲時間。然而，元件的增加卻導致整體電路的面積變大。

本發明提供一種延遲電路，其包括電壓產生電路以及信號產生電路。電壓產生電路接收輸入信號，且產生第一控制電壓以及第二控制電壓。信號產生電路受控於第一控制電壓以及第二控制電壓，以產生輸出信號。第一控制電壓決定輸出信號的下降緣相對於輸入信號的下降緣的第一延遲時間。第二控制電壓決定輸出信號的上升緣相對於輸入信號的上升緣的第二延遲時間。

本發明又提供一種延遲電路，其包括第一P型電晶體、第一N型電晶體、第二P型電晶體、第二N型電晶體、以及反向器。第一P型電晶體具有耦接第一低操作電壓的閘極、接收輸入信號的源極、以及耦接第一節點的汲極。第一N型電晶體具有耦接第一高操作電壓的閘極、接收輸入信號的汲極、以及耦接第二節點的源極。第二P型電晶體具有耦接第一節點的閘極、耦接第二高操作電壓的源極、以及耦接第三節點的汲極。第二N型電晶體具有耦接第二節點的閘極、耦接第三節點的汲極、以及耦接第二低操作電壓的源極。反向器耦接第三節點，且產生延遲於輸入信號的輸出信號。第一P型電晶體與第一N型電晶體同時地導通。

1‧‧‧延遲電路

10‧‧‧電壓產生電路

11‧‧‧信號產生電路

20、22‧‧‧PMOS電晶體

21、23‧‧‧NMOS電晶體

100‧‧‧升壓元件

101‧‧‧降壓元件

110‧‧‧PMOS電晶體

111‧‧‧NMOS電晶體

112‧‧‧反向器

DT30‧‧‧上升延遲時間

DT31‧‧‧下降延遲時間

IN‧‧‧輸入信號

N10、N11、N12、N20‧‧‧節點

OUT‧‧‧輸出信號

S12‧‧‧延遲控制信號

V11、V12‧‧‧控制電壓

VDD、VDD40、VSS、VSS40‧‧‧操作電壓

第1圖表示根據本發明一實施例的延遲電路。

第2圖表示根據本發明另一實施例的延遲電路。

第3圖表示根據本發明的延遲電路的主要信號的波形。

第4圖表示根據本發明另一實施例的延遲電路。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第1圖是表示根據本發明一實施例的延遲電路。參閱第1圖，延遲電路1接收輸入信號IN，且產生延遲於輸入信號IN的輸出信號OUT。在此實施例中，輸入信號IN為具有至少一脈波的信號。換句話說，輸入信號IN的位準在一高位準與一低位準之間切換，且延遲於輸入信號IN的輸出信號OUT的位準也在一高位準與一低位準之間切換。延遲電路1包括電壓產生電路10以及信號產生電路11。信號產生電路11包括P型金氧半(P-type metal-oxide-semiconductor，PMOS)電晶體110、N型金氧半(N-type metal-oxide-semiconductor，NMOS)電晶體111、以及反向器112。PMOS電晶體110的閘極耦接電壓產生器10於節點N10，其源極耦接操作電壓VDD，且其汲極耦接節點N12。NMOS電晶體111的閘極耦接電壓產生器10於節點N11，其汲極耦接節點N12，且其源極耦接操作電壓VSS。在此實施例中，操作電壓VDD例如為1.8伏特(V)；而操作電壓VSS低於操作電壓VDD，例如0V或低於0V。反向器112耦接節點N12，且產生延遲電路1的輸出信號OUT。

電壓產生電路10接收延遲電路1的輸入信號IN。電壓產生電路10產生控制電壓V10與V11，且將控制電壓V10與V11分別提供至節點N10與N11。當輸入信號IN的位準由低位準切換為高位準時，電壓產生電路10所產生的控制電壓V10使PMOS電晶體110關閉。同時地，當輸入信號IN的位準由低位準切換為高位準時，電壓產生電路10產生控制電壓V11至節點N11。在此實施例中，電壓產生電路10此時所產生控制電壓V11具有一高位準，但無法完全地導通NMOS電晶體111。因此，節點N12上的延遲控制信號S12的位準無法立刻由操作電壓VDD的位準下降至操作電壓VSS的位準，而是以一下降斜率來逐漸地下降至操作電壓VSS的位準。在此實施例中，上述的下降斜率是取決於控制電壓V11。詳細來說，上述的下降斜率是由當輸入信號IN的位準由低位準切換為高位準時電壓產生電路10所產生的控制電壓V11所決定的。反向器112耦接節點N12以接收延遲控制信號S12。根據上述，延遲控制信號S12的位準是逐漸地下降。因此，當延遲控制信號S12的位準下降至一臨界位準時，反向器112才會將輸出信號OUT切換為高位準。

當輸入信號IN的位準由高位準切換為低位準時，電壓產生電路10所產生的控制電壓V11使NMOS電晶體111關閉。同時地，當輸入信號IN的位準由高位準切換為低位準時，電壓產生電路10產生控制電壓V10至節點N10。在此實施例中，電壓產生電路10此時所產生控制電壓V10具有一低位準，但無法完全地導通PMOS電晶體110。因此，節點N12上的延遲控制信號S12的位準無法立刻由操作電壓VSS的位準上升至操作電壓VDD的位準，而是以一上升斜率來逐漸地上升至操作電壓VDD的位準。在此實施例中，上述的上升斜率是取決於控制電壓V10。詳細來說，上述的上升斜率是由當輸入信號IN的位準由高位準切換為低位準時電壓產生電路10所產生的控制電壓V10所決定的。反向器112耦接節點N12以接收延遲控制信號S12。根據上述，延遲控制信號S12的位準是逐漸地上升。因此，當延遲控制信號S12的位準上升至一臨界位準時，反向器112才會將輸出信號OUT切換為低位準。

根據上述可得知，延遲控制信號S12是隨著輸入信號IN的位準切換而逐漸下降與上升，使得輸出信號OUT的上升緣延遲於輸入信號IN的上升緣，且輸出信號OUT的下降緣也延遲於輸入信號IN的下降緣。此外，延遲控制信號S12的下降斜率是取決於控制電壓V11，且其上升斜率是取決於控制電壓V10。因此，輸出信號OUT的上升緣相對於輸入信號IN的上升緣的上升延遲時間是由控制電壓V11所決定，且輸出信號OUT的下降緣相對於輸入信號IN的下降緣的下降延遲時間則是由控制電壓V10所決定。與習知的延遲電路比較起來，本案的延遲電路1不須透過增加電容與電阻元件的數量或者藉由增加反向器的數量來達成目標延遲時間。根據本案延遲電路1的操作，僅需改變控制電壓V10與V11的大小來改變延遲控制信號S12的下降斜率與上升斜率，藉此改變輸出信號OUT相對於輸入信號IN的上升延遲時間與下降延遲時間。在一實施例中，上升延遲時間等於下降延遲時間。

第2圖是表示根據本發明另一實施例的延遲電路。在第1與2圖中，相同的元件係以相同的符號來標示。第2圖的實施例將進一步敘述電壓產生電路10與反向器112的可能實施方式。參閱第2圖，電壓產生電路10包括升壓元件100以及降壓元件101。降壓元件101接收操作電壓VDD。當輸入信號IN的位準由低位準切換為高位準時，降壓元件101產生小於操作電壓VDD的控制電壓V11至節點N11，用於導通NMOS電晶體111。升壓元件100接收操作電壓VSS。當輸入信號IN的位準由高位準切換為低位準時，升壓單元100產生大於操作電壓VSS 的控制電壓V10至節點N10，用以導通PMOS電晶體110。

在一實施例中，升壓元件100係以PMOS電晶體20來實施，且下降元件101係以NMOS電晶體21來實施。PMOS電晶體20的閘極耦接操作電壓VSS，其源極接收輸入信號IN，且其汲極耦接節點N10。NMOS電晶體21的閘極耦接電壓VDD，其汲極接收輸入信號IN，且其源極耦接節點N11。根據升壓元件100與降壓元件101的電路架構可知，當延遲電路1被供電時，PMOS電晶體20與NMOS電晶體21都處於常導通的狀態。換句話說，PMOS電晶體20與NMOS電晶體21同時地導通。

參閱第2圖，反向器112包括PMOS電晶體22以及NMOS電晶體23。PMOS電晶體22的閘極耦接節點N12，其源極耦接操作電壓VDD，且其汲極耦接節點N20。NMOS電晶體23閘極耦接節點N12，其汲極耦接節點N20，且其源極耦接操作電壓VSS。以下將說明第2圖實施例中的延遲電路的操作。

參閱第2與3圖，當輸入信號IN的位準由操作電壓VSS的位準切換為操作電壓VDD的位準時，控制電壓V10等於操作電壓VDD，使得PMOS電晶體110關閉。同時地，當輸入信號IN的位準由操作電壓VSS的位準切換為操作電壓VDD的位準時，控制電壓V11等於操作電壓VDD減去NMOS電晶體21的臨界電壓V_TH(V11=VDD-V_TH)。由於NMOS電晶體111的閘極上的電壓(即控制電壓V11)小於操作電壓VDD，因此NMOS電晶體111無法完全地導通。如此一來，節點N12上的延遲控制信號S12的位準無法立刻由操作電壓VDD的位準下降至操作電壓VSS的位準，而是以一下降斜率來逐漸地下降至操作電壓VSS的位準。根據此實施例，上述的下降斜率是由當輸入信號IN的位準由操作電壓VSS的位準切換為操作電壓VDD的位準時所產生的控制電壓V11所決定的。當延遲控制信號S12的位準下降至一臨界位準時，PMOS電晶體22導通，使得節點N20上的輸出信號的位準由操作電壓VSS的位準切換為操作電壓VDD的位準。

再次參閱第2與3圖，當輸入信號IN的位準由操作電壓VDD的位準切換為操作電壓VSS的位準時，控制電壓V11等於操作電壓VSS，使得NMOS電晶體111關閉。同時地，當輸入信號IN的位準由操作電壓VDD的位準切換為操作電壓VSS的位準時，控制電壓V10等於操作電壓VSS加上PMOS電晶體20的臨界值V_TH(V10=VSS+V_TH)。由於PMOS電晶體110的閘極上的電壓(即控制電壓V10)大於操作電壓VSS，因此PMOS電晶體110無法完全地導通。如此一來，節點N12上的延遲控制信號S12的位準無法立刻由操作電壓VSS的位準上升至操作電壓VDD的位準，而是以一上升斜率來逐漸地上升至操作電壓VDD的位準。根據此實施例，上述的上升斜率是由當輸入信號IN的位準由操作電壓VDD的位準切換為操作電壓VSS的位準時所產生的控制電壓V10所決定的。當延遲控制信號S12的位準上升至一臨界位準時，NMOS電晶體23導通，使得節點N20上的輸出信號的位準OUT由操作電壓VDD的位準切換為操作電壓VSS的位準。

根據上述可得知，延遲控制信號S12是隨著輸入信號IN的位準切換而逐漸下降與上升，使得輸出信號OUT的上升緣延遲於輸入信號IN的上升緣，且輸出信號OUT的下降緣也延遲於輸入信號IN的下降緣。此外，延遲控制信號S12的下降斜率是取決於控制電壓V11，且其上升斜率是取決於控制電壓V10。因此，輸出信號OUT的上升緣相對於輸入信號IN的上升緣的上升延遲時間DT30(顯示於第3圖)是由控制電壓V11所決定，且輸出信號OUT的下降緣相對於輸入信號IN的下降緣的下降延遲時間DT31(顯示於第3圖)則是由控制電壓V10所決定。與習知的延遲電路比較起來，本案的延遲電路1不須透過增加電容與電阻元件的數量或者藉由增加反向器的數量來達成目標延遲時間。根據本案延遲電路1的操作，僅需改變控制電壓V10與V11的大小來改變延遲控制信號S12的下降斜率與上升斜率，藉此改變輸出信號OUT相對於輸入信號IN的上升延遲時間DT30與下降延遲時間DT31。在一實施例中，上升延遲時間DT30等於下降延遲時間DT31。

在一實施例中，升壓元件100所耦接操作電壓不同於操作電壓VSS，以及/或降壓元件101所耦接操作電壓不同於操作電壓VDD。參閱第4圖，升壓元件1005中PMOS電晶體20的閘極可耦接操作電壓VSS40，而降壓元件101中NMOS電晶體21的閘極可耦接電壓VDD40。在此實施例中，操作電壓VSS40大於或等於操作電壓VSS，且操作電壓VDD40小於或等於操作電壓VDD。第4圖實施例的延遲電路的操作參照上述關於第2圖實施例的敘述，在此省略說明。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種延遲電路，包括：一電壓產生電路，接收一輸入信號，且產生一第一控制電壓以及一第二控制電壓；以及一信號產生電路，受控於該第一控制電壓以及該第二控制電壓，以產生一輸出信號；其中，該第一控制電壓決定該輸出信號的下降緣相對於該輸入信號的下降緣的一第一延遲時間，且該第二控制電壓決定該輸出信號的上升緣相對於該輸入信號的上升緣的一第二延遲時間。
如申請專利範圍第1項所述之延遲電路，其中，該電壓產生電路包括：一升壓元件，接收一第一操作電壓，其中，當該輸入信號具有一第一位準時，該升壓元件於一第一節點上產生大於該第一操作電壓的該第一控制電壓；以及一降壓元件，接收一第二操作電壓，其中，當該輸入信號具有一第二位準時，該降壓元件於一第二節點上產生小於該第二操作電壓的該第二控制電壓；其中，該第一位準低於該第二位準，且該第一操作電壓小於該第二操作電壓。
如申請專利範圍第2項所述之延遲電路，其中，該升壓元件包括一P型電晶體，其具有耦接該第一操作電壓的閘極、接收該輸入信號的源極、以及耦接該第一節點的汲極；其中，該降壓元件包括一N型電晶體，其具有耦接該第二操作電壓的閘極、接收該輸入信號的汲極、以及耦接該第二節點的源極；其中，該第一控制電壓產生於該第一節點，且該第二控制電壓產生於該第二節點；以及其中，該第一操作電壓小於該第二操作電壓。
如申請專利範圍第3項所述之延遲電路，其中，該P型電晶體與該N型電晶體同時地導通。
如申請專利範圍第3項所述之延遲電路，其中，當延遲電路1被供電時，該P型電晶體與該N型電晶體都處於常導通的狀態。
如申請專利範圍第1項所述之延遲電路，其中，該信號產生電路包括：一P型電晶體，具有接收該第一控制電壓的閘極、耦接一第一操作電壓的源極、以及耦接一第一節點的汲極；以及一N型電晶體，具有接收該第二控制電壓的閘極、耦接該第一節點的汲極、以及耦接一第二操作電壓的源極；其中，該第一操作電壓小於該第二操作電壓；以及其中，一延遲控制信號產生於該第一節點。
如申請專利範圍第6項所述之延遲電路，其中，該延遲控制信號由該第一操作電壓的位準上升時的上升斜率取決於該第一控制電壓；以及其中，該延遲控制信號由該第二操作電壓的位準下降時的下降斜率取決於該第二控制電壓。
如申請專利範圍第6項所述之延遲電路，其中，該信號產生電路包括一反向器，接收該延遲控制信號，並根據該延遲控制信號來產生該輸出信號。
如申請專利範圍第1項所述之延遲電路，其中，該電壓產生電路接收一第一操作電壓以及大於該第一操作電壓的一第二操作電壓；以及其中，該第一控制電壓大於該第一操作電壓，且該第二控制電壓小於該第二操作電壓。
如申請專利範圍第1項所述之延遲電路，其中，該第一延遲時間等於該第二延遲時間。
一種延遲電路，包括：一第一P型電晶體，具有耦接一第一低操作電壓的閘極、接收一輸入信號的源極、以及耦接一第一節點的汲極；一第一N型電晶體，具有耦接一第一高操作電壓的閘極、接收該輸入信號的汲極、以及耦接一第二節點的源極；一第二P型電晶體，具有耦接該第一節點的閘極、耦接一第二高操作電壓的源極、以及耦接一第三節點的汲極；一第二N型電晶體，具有耦接該第二節點的閘極、耦接該第三節點的汲極、以及耦接一第二低操作電壓的源極；以及一反向器，耦接該第三節點，且產生延遲於該輸入信號的一輸出信號；其中，該第一P型電晶體與該第一N型電晶體同時地導通。
如申請專利範圍第11項所述之延遲電路，其中，當延遲電路1被供電時，該第一P型電晶體與該第一N型電晶體都處於常導通的狀態。
如申請專利範圍第11項所述之延遲電路，其中，該第一節點上的電壓決定該輸出信號的下降緣相對於該輸入信號的下降緣的一第一延遲時間，且該第二節點上的電壓決定該輸出信號的上升緣相對於該輸入信號的上升緣的一第二延遲時間。
如申請專利範圍第13項所述之延遲電路，其中，該第一延遲時間等於該第二延遲時間。
如申請專利範圍第11項所述之延遲電路，其中，該第一低操作電壓大於或等於該第二低操作電壓。
如申請專利範圍第11項所述之延遲電路，其中，該第一高操作電壓小於或等於該第二高操作電壓。
如申請專利範圍第11項所述之延遲電路，其中，該反向器包括：一第三P型電晶體，具有耦接該第三節點的閘極、耦接該第二高操作電壓的源極、以及耦接一第四節點的汲極；以及一第三N型電晶體，具有耦接該第三節點的閘極、耦接該第四節點的汲極、以及耦接該第二低操作電壓的源極；其中，該輸出信號產生於該第四節點。