JP6335069B2 - パワーオンリセット回路 - Google Patents

Description

本発明は、パワーオンリセット回路に関し、特に、電源再投入時に安定して動作するパワーオンリセット回路に関する。

コンピュータに電源を投入したときに自動的にコンピュータが正常起動するようにするためには、電源が投入されたときに確実にコンピュータのハードウェアの内部回路を初期化しておく必要がある。この初期化動作では、プログラムのカウンタを０にリセットする、タイマを所定の状態にリセットする、内部で持っているコンピュータの状態、命令の実行結果状態などの状態を所定の状態にリセットする等の動作が行われる。

このリセットが実行されるには、電源が安定して供給されている状態で、リセット信号をＬ（ロウ）レベルにする必要がある。そして、この状態は、電源が規定電圧に達してから所定のタイミングで遅れて立ち上がるリセット信号をコンピュータのリセット入力に接続するパワーオンリセット回路により実現される。

関連技術のパワーオンリセット回路の例が特許文献１や特許文献２に開示されている。

特許文献１が開示するパワーオンリセット回路は、電源電圧が急峻に上昇した場合でも、緩やかに上昇した場合でも確実にリセットパルスを形成することができる回路である。

特許文献２が開示するパワーオンリセット回路は、電源電圧が変動しても許容範囲内であれば不要なパワーオンリセット信号を発生しないようにした回路である。

関連技術のパワーオンリセット回路の構成例とその動作を図５乃至図７を参照して説明する。

図５は関連技術のパワーオンリセット回路の構成例を示す回路図である。

図５に示すパワーオンリセット回路は、第１のトランジスタであるＮＭＯＳ３１、第２のトランジスタであるＮＭＯＳ３２、抵抗３３、インバータ３４、容量３５、抵抗３６、容量３７およびバッファ３８を含む構成となっている。なお、「ＮＭＯＳ」は、「ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ」の略称である。

抵抗３３はＮＭＯＳ３１とＮＭＯＳ３２に直列に接続され、インバータ３４の入力は抵抗３３とＮＭＯＳ３２間の接続ノードＮ１１に接続されている。容量３５はＮＭＯＳ３１とＮＭＯＳ３２間の接続ノードＮ１２に接続されている。また、抵抗３６は接続ノードＮ１３でインバータ３４の出力に接続され、抵抗３６の他端は接続ノードＮ１４でバッファ３８と接続されている。容量３７は抵抗３６とバッファ３８間の接続ノードＮ１４に接続されている。

電源電圧（ＶＤＤ：Ｖｏｌｔａｇｅ Ｄｒａｉｎｓ）が与えられる以前の状態では、２つのＮＭＯＳ３１、３２はオフ状態である。

図６は、図５の構成を備えるパワーオンリセット回路の動作を説明するチャート図である。

図６の上部チャート図は、電源投入してからの時間経過に伴う、ＶＤＤ、インバータ３４の閾値電圧（Ｖｔｉ）、接続ノードＮ１１および接続ノードＮ１２における電圧の変化の様子を示す。なお、Ｖｔｈは、ＮＭＯＳ３１、３２をオンにするための、各トランジスタのゲートにかかる閾値電圧である。

また、図６の下部チャート図は、電源投入してからの時間経過に伴う、上部チャート図に対応した、接続ノードＮ１３および接続ノードＮ１４における電圧の変化とリセット信号ＯＵＴの様子を示す。

図６の上部チャート図に示すように、電源投入によりＶＤＤが与えられると、ＮＭＯＳ３１、３２のゲートにかかる電圧が徐々に上昇し、インバータ３４の閾値Ｖｔｉも比例して上昇する。接続ノードＮ１１の電圧も、ＶＤＤの上昇に伴って上昇する。接続ノードＮ１２の電圧も、容量３５によってＶＤＤに伴い上昇する。

電源投入の直後は、インバータ３４がＬレベル信号を出力する（図６の下部チャート図のＮ１３参照）。

時刻Ｔ０においてＮＭＯＳ３１、３２のゲートにかかる電圧が閾値Ｖｔｈを超えて各トランジスタがオン状態になると、最初にＮＭＯＳ３１が容量３５から充電電流を流し、接続ノードＮ１２の電圧を降下させる。続いて、ＮＭＯＳ３２が抵抗３３及び接続ノードＮ１１を介した電流を流す。つまり、容量３５が抵抗３３に流す電流を遅延させることで、接続ノードＮ１１の電圧は、ＶＤＤが閾値Ｖｔｈを越えてから少し時間が経過した後に降下する。

時刻Ｔ１において、接続ノードＮ１１の電圧がインバータ閾値Ｖｔｉになると、インバータ３４はＨ（ハイ）レベル信号を出力する（図６の下部チャート図のＮ１３参照）。

また、ＶＤＤが完全に立ち上がった後でリセット信号を出力させる場合、前記インバータ３４の後段に遅延回路を設けることでそれを実現する。この遅延回路は直列された抵抗３６と容量３７のフィルタ回路により構成する。遅延回路は、接続ノードＮ１３の信号を、抵抗３６と容量３７による時定数（τ＝ＲＣ）による遅延変化を持たせた接続ノードＮ１４の電圧としてバッファ３８に出力する。ここで、Ｒは抵抗３６の抵抗値、Ｃは容量３７の容量値である。バッファ３８の閾値をインバータ３４の閾値Ｖｔｉと同じとすると、遅延して上昇している接続ノードＮ１４の電圧が閾値Ｖｔｉに達する時刻Ｔ２までＬレベルを遅延させたリセット信号ＯＵＴを出力する。

ＶＤＤが立ち上がった後のＬレベルのリセット信号ＯＵＴを受けて、コンピュータは初期化動作を行う。そして、Ｈレベルのリセット信号ＯＵＴを受けて、その解除動作を行う。

図７は、上述した関連技術のパワーオンリセット回路の電源再投入時の動作を説明するチャート図である。

図７の上部チャート図は、電源投入後の時間経過に伴うＶＤＤの変化の様子を示し、電源を投入し、ＶＤＤが徐々に規定電圧に達し、安定状態になった後に一旦電源を断にして、その後再度電源投入した様子を示す。

電源投入からＶＤＤが安定した状態になるまでの動作は、図６で説明した通りである。

図７の中部チャート図は、上記のＶＤＤの変化に追随する、インバータ３４の閾値電圧（Ｖｔｉ）、接続ノードＮ１３および接続ノードＮ１４における電圧の変化の様子を示す。

図７の中部チャート図に示すように、接続ノードＮ１３の信号が、抵抗３６と容量３７による時定数による遅延変化を持たせた電圧として接続ノードＮ１４に出力されてバッファ３８に供給される。

図７の下部チャート図は、電源投入、電源安定、電源断および再度電源投入した際の、中部チャート図に対応した、リセット信号ＯＵＴの変化の様子を示す。

図７の下部チャート図に示すように、バッファ３８では、接続ノードＮ１４の電圧が上昇しても、その電圧が閾値Ｖｔｉに達するまではＬレベルのリセット信号ＯＵＴを出力する。接続ノードＮ１４の電圧が閾値Ｖｔｉに達した以降はＨレベルのリセット信号ＯＵＴを出力する。

上記の状態でしばらくしてから電源を切断する。

電源断により、動作電圧の供給が断たれた各素子の動作が停止して、図７の中部チャート図に示すように、インバータ３４の出力電圧（接続ノードＮ１３）やバッファ３８の閾値Ｖｔｉが電源断に追随して落ちる。

一方、接続ノードＮ１４の電圧は、抵抗３６と容量３７による時定数（τ＝ＲＣ）で、容量３７の放電時間に応じた遅延で電圧が下がる。

電源断からある時間経過の後に再度電源を投入する。

電源の再投入によりＶＤＤおよびバッファ３８の閾値Ｖｔｉが電源投入に追随して上昇する。

このとき、インバータ３４の入力は閾値Ｖｔｉに達しておらず、接続ノードＮ１３にはＬレベルの信号が出力されている状態である。しかし、容量３７が完全に放電しきっていない場合、接続ノードＮ１４には電圧が保持されており、その保持された電圧は、容量３７の放電に伴って下がって行く。

特開2001-016085号公報 特開平10-207580号公報

通常、パワーオンリセット回路のリセット信号は電源投入後、電源電圧（ＶＤＤ）が安定した状態でＬレベルのリセット信号を出し、その後、Ｈレベルのリセット信号を出してリセットを解除することが求められている。そのため、ＶＤＤが安定する状態までＬレベルのリセット信号を遅延回路により遅延させる構成が一般的である。

関連技術のパワーオンリセット回路は、電源を切断した後に、短い時間で電源再投入した場合にパワーオンリセットの機能が正常に動作しないという課題がある。

図７を参照して説明したように、接続ノードＮ１４の電圧は、抵抗３６と容量３７による時定数で、容量３７の放電時間に応じた遅延で電圧が下がる。したがって、時定数が大きい場合、容量３７の放電時間が長くかかるため、電源を切断した後の電源再投入までの時間が短いと、接続ノードＮ１４の電圧はバッファ３８の閾値Ｖｔｉ以上の電圧を保持してしまう可能性がある。

つまり、接続ノードＮ１４の電圧がバッファ３８の閾値Ｖｔｉ以上の電圧を保持しているときに電源が再投入されると、電源再投入で動作電源が供給されたバッファ３８は、ＶＤＤの立ち上がりに追随してＨレベルの信号を出力してしまう。

そのため、ＶＤＤが安定した状態で、Ｌレベルのリセット信号を出すことができなくなる。

図８は、図５の構成を備えるパワーオンリセット回路において、電源を切断した後の電源再投入までの時間が短い場合に、パワーオンリセットの機能が正常に動作しない上述した課題が発生する状態を示すチャート図である。

また、このような課題に対処するために抵抗３６と容量３７による遅延回路において、電源切断時に容量３７を放電させる放電回路を設ければよいが、該放電回路を外部から制御する放電回路用制御信号が必要となる課題がある。

本発明は、上記の課題に鑑みて、電源を切断した後の電源再投入までの時間の長さに依存することなく、かつ外部からの制御信号を必要とせずに安定して動作するパワーオンリセット回路を提供することを目的とする。

上記の目的を実現するために、本発明の一形態であるパワーオンリセット回路は、第１の基準電圧を生成する第１の内部電圧生成手段と、前記第１の基準電圧よりも低く設定された第２の基準電圧を生成する第２の内部電圧生成手段と、前記第１の基準電圧と前記第２の基準電圧を比較し、前記第１の基準電圧が前記第２の基準電圧より低い状態ではL（ロウ）レベル信号を出力し、前記第１の基準電圧が前記第２の基準電圧より高い状態ではH（ハイ）レベル信号を出力する比較手段と、前記比較回路が出力するＨレベル信号を、抵抗と容量の時定数で決まる時間で遅延して立ち上がる遅延信号として出力する遅延手段と、前記遅延手段が出力する前記遅延信号が、所定の閾値に達するまではＬレベルで、所定の該閾値に達するとＨレベルのリセット信号を出力するバッファ手段と、電源投入時に前記第２の内部電圧生成手段が生成する前記第２の基準電圧を受けて前記遅延手段を構成する容量の放電回路を形成し、前記比較手段がＨレベル信号を出力すると該放電回路を解除する放電手段と、を備え、電源投入時に、前記第１の基準電圧は前記第２の基準電圧よりも立ち上り時間が遅くなるように設定されていることを特徴とする。

本発明は、電源を切断した後の電源再投入までの時間の長さに依存することなく、かつ外部からの制御信号を必要とせずに安定して動作するパワーオンリセット回路を実現することができる。

第１の実施形態のパワーオンリセット回路の構成を示すブロック図である。 第２の実施形態のパワーオンリセット回路の構成を示す回路図である。 第２の実施形態のパワーオンリセット回路の動作を示すチャート図である。 第２の実施形態のパワーオンリセット回路の別の動作を示すチャート図である。 関連技術のパワーオンリセット回路の構成例を示す回路図である。 図５の構成を備えるパワーオンリセット回路の動作を説明するチャート図である。 図５の構成を備えるパワーオンリセット回路の電源再投入時の動作を説明するチャート図である。 図５の構成を備えるパワーオンリセット回路のパワーオンリセット機能が正常に動作しない課題が発生する状態を示すチャート図である。

本発明を実施するための形態について図面を参照して説明する。

尚、実施の形態は例示であり、開示の装置は以下の実施の形態の構成には限定されない。

（第１の実施形態）
図１は、第１の実施形態のパワーオンリセット回路の構成を示すブロック図である。

第１の実施形態であるパワーオンリセット回路１００は、第１の内部電圧生成手段１、第２の内部電圧生成手段２、比較手段３、遅延手段４、バッファ手段５および放電手段６を含む構成になっている。

第１の内部電圧生成手段１は第１の基準電圧を生成する。

第２の内部電圧生成手段２は、第１の基準電圧よりも低く設定された第２の基準電圧を生成する。ただし、電源投入時に、第１の基準電圧は第２の基準電圧よりも立ち上り時間が遅くなるように設定されている。

比較手段３は、第１の基準電圧と第２の基準電圧を比較し、第１の基準電圧が第２の基準電圧より低い状態ではL（ロウ）レベル信号を出力し、第１の基準電圧が第２の基準電圧より高い状態ではH（ハイ）レベル信号を出力する。

遅延手段４は、比較手段３が出力するＨレベル信号を、抵抗と容量の時定数で決まる時間で遅延して立ち上がる遅延信号として出力する。

バッファ手段５は、遅延手段４が出力する遅延信号が、所定の閾値に達するまではＬレベルで、所定の該閾値に達するとＨレベルのリセット信号を出力する。

放電手段６は、電源投入時に前記第２の内部電圧生成手段が生成する前記第２の基準電圧を受けて前記遅延手段４を構成する容量の放電回路を形成し、比較手段３がＨレベル信号を出力すると該放電回路を解除する。

上記のように構成された第１の実施形態のパワーオンリセット回路１００は、放電手段６が、電源投入時に第２の内部電圧生成手段が生成する第２の基準電圧を受けて遅延手段４を構成する容量の電荷を放電させる回路を形成する。

つまり、電源投入時には、第２の基準電圧が第１の基準電圧よりも早く立ち上るように設定されているので、立ち上がりの過程で第２の基準電圧が第１の基準電圧よりも高い時間帯が存在する。比較手段３は、当該時間帯は第２の基準電圧が第１の基準電圧よりも高いので、Ｌレベル信号を出力する。また、当該時間帯に、放電手段６が第２の基準電圧を受けて遅延手段４を構成する容量の放電回路を形成する（放電制御）。

そして、第１の基準電圧は第２の基準電圧よりも高く設定されているので、立ち上り時間が遅くなるように設定されていても、電源電圧（ＶＤＤ）が完全に立ち上がる頃には第２の基準電圧を追い越した電圧となる。

この段階では、パワーオンリセット回路としてのＬレベルのリセット信号を所定時間出力し、その後にＨレベルのリセット信号を出力する必要がある。

そのため、比較手段３が出力するＨレベル信号を、遅延手段４を構成する抵抗と容量の時定数で決まる時間で遅延して立ち上がる遅延信号として出力する。このとき、遅延手段４を構成する容量は電荷の充電が可能な状態になっていなくてはならない。したがって、放電手段６は、比較手段３がＨレベル信号を出力すると、遅延手段４を構成する容量に対する放電回路を解除することにより、信号の遅延出力動作が可能になるように機能する（放電解除制御）。

さらにバッファ手段５は、遅延信号を入力して、信号レベルが所定の閾値に達するまではＬレベルで、所定の該閾値に達するとＨレベルとなるリセット信号を形成して出力する。

そして、電源を切断した後、遅延手段４を構成する容量の電荷が十分に放電していないような状態のときに電源を再投入したとしても、ＶＤＤの立ち上がりの過程で放電手段６により形成される放電回路で該容量の電荷を放電することができる。しかも、放電手段６は第２の基準電圧を受けて動作するので、外部からの制御信号を必要としない。

さらに、比較手段３がＨレベル信号を出力して遅延手段４が遅延信号を出力するように動作する際には、放電手段６は、遅延手段４を構成する容量に電荷の充電が可能なように、放電回路を解除する。しかも、放電手段６は比較手段３が出力するＨレベル信号を受けて動作するので、この場合も外部からの制御信号を必要としない。

以上に説明したように、本実施形態のパワーオンリセット回路は、電源を切断した後の電源再投入までの時間の長さに依存することなく、かつ外部からの制御信号を必要とせずに安定して動作することができる。

（第２の実施形態）
次に第２の実施形態のパワーオンリセット回路を説明する。

図２は、第２の実施形態のパワーオンリセット回路の構成を示す回路図である。

第２の実施形態のパワーオンリセット回路２００は、第１の内部電圧生成回路ＢＫ１、第２の内部電圧生成回路ＢＫ２、比較回路１７、遅延回路ＢＫ３、バッファ回路２０、スイッチＢＫ４およびスイッチＢＫ５を含む構成になっている。ＢＫはブロックの略称として使っている。

なお、第１の内部電圧生成回路ＢＫ１は、第１の実施形態のパワーオンリセット回路１００の第１の内部電圧生成手段１に相当する。同様に、第２の内部電圧生成回路ＢＫ２は第２の内部電圧生成手段２に、比較回路１７は比較手段３に、遅延回路ＢＫ３は遅延手段４に、そして、バッファ回路２０はバッファ手段５にそれぞれ相当する。さらに、スイッチＢＫ４およびスイッチＢＫ５は放電手段６に相当する。

第１の内部電圧生成回路ＢＫ１は、抵抗１１、抵抗１２および抵抗１３の直列接続で構成され、抵抗１１が電源電圧（ＶＤＤ）に接続されて、抵抗１３が地気に接続されている。そして、ＶＤＤを抵抗分割して、抵抗１２と抵抗１３の間の接続ノードＮ３の電位をもって第１の基準電圧を生成する。

第２の内部電圧生成回路ＢＫ２は、抵抗１４とＮＭＯＳ１５で構成されている。ＮＭＯＳ１５のドレインは抵抗１４と接続ノードＮ１で接続され、抵抗１４を介してＶＤＤに接続されている。ＮＭＯＳ１５のソースは地気に接続されている。また、ＮＭＯＳ１５のゲートは、第１の内部電圧生成回路ＢＫ１が抵抗分割した第１の基準電圧とは異なる分割電圧を入力する。

第２の内部電圧生成回路ＢＫ２は接続ノードＮ１の電位をもって第２の基準電圧を生成する。つまり、ＮＭＯＳ１５がオフ状態のときは抵抗１４を介したＶＤＤが第２の基準電圧となり、ＮＭＯＳ１５がオン状態のときは抵抗１４とＮＭＯＳ１５のオン抵抗で分割したＶＤＤが第２の基準電圧となる。

上記の構成により、電源投入時において、接続ノードＮ１の第２の基準電圧が接続ノードＮ３の第１の基準電圧よりも高い状態を崩さないようにしている。

つまり、ＮＭＯＳ１５のゲートに供給される電圧が動作領域以下の場合にはＮＭＯＳ１５はオフ状態なので、第２の基準電圧はＶＤＤの上昇に追随する。一方、第１の基準電圧はＶＤＤの分圧であるため、電源投入時においては第２の基準電圧が第１の基準電圧よりも高い状態になっている。そして、ＶＤＤがさらに上昇して、ＮＭＯＳ１５のゲート電圧が動作領域以上の電圧になるとＮＭＯＳ１５はオン状態になる。その結果、接続ノードＮ１の第２の基準電圧は、抵抗１４とＮＭＯＳ１５のオン抵抗によるＶＤＤの分圧となり、接続ノードＮ３の第１の基準電圧が接続ノードＮ１の第２の基準電圧よりも高くなる。

比較回路１７は、第１の基準電圧と第２の基準電圧を入力し、第１の基準電圧が第２の基準電圧よりも高ければＨレベルの信号を出力し、逆に、第２の基準電圧が第１の基準電圧よりも高ければＬレベルの信号を出力する。

遅延回路ＢＫ３は抵抗１８と容量１９で構成され、比較回路１７が出力するＨレベルの信号に対し、抵抗１８と容量１９の時定数で決まる遅延時間だけ遅れたＨレベルの信号を接続ノードＮ２に出力する。

バッファ回路２０は、接続ノードＮ２に出力された信号がバッファ回路２０の閾値に達しない場合はＬレベルの信号を出力し、接続ノードＮ２に出力された信号が該閾値を超えた場合にはＨレベルの信号を出力する。バッファ回路２０から出力される信号はリセット信号ＯＵＴとして、図示しないマイクロコンピュータ等に供給される。

スイッチＢＫ４およびスイッチＢＫ５は前述したように第１の実施形態の放電手段６に相当する。

スイッチＢＫ４はＮＭＯＳ１６で構成され、スイッチＢＫ５はＮＭＯＳ２１で構成されている。

スイッチＢＫ４は、遅延回路ＢＫ３を構成する容量１９と並列に接続され、オン状態になると容量１９の電荷が放電する放電回路を形成し、オフ状態では容量１９に電荷の充電が可能なように該放電回路を解除する。

ＮＭＯＳ１６のドレインは遅延回路ＢＫ３の接続ノードＮ２に接続され、ソースは地気に接続されている。また、ＮＭＯＳ１６のゲートは第２の内部電圧生成回路ＢＫ２の接続ノードＮ１に接続されている。ＮＭＯＳ１６は、ゲート電圧（接続ノードＮ１の電圧）が所定の動作領域（閾値電圧）に達するとオン状態となる。この閾値電圧は低電圧でもＮＭＯＳ１６がオン状態となるように設定されている。

つまり、電源投入時は、抵抗１４を介したＶＤＤが第２の基準電圧としてスイッチＢＫ４に供給され、ＶＤＤの上昇に伴い第２の基準電圧がＮＭＯＳ１６の閾値電圧に達するとスイッチＢＫ４をオン状態にする（放電制御）。

スイッチＢＫ４がオン状態になると、並列に接続されている遅延回路ＢＫ３を構成する容量１９の放電回路が形成されて電荷を放電するように機能する。

なお、ＮＭＯＳ１５がオン状態になったとき、第２の基準電圧である抵抗１４とＮＭＯＳ１５のオン抵抗で分割したＶＤＤは、ＮＭＯＳ１６がオン状態を維持できる電圧に設定されている。

スイッチＢＫ５は、スイッチＢＫ４をオフ状態にさせる制御（放電解除制御）を行う。

スイッチＢＫ５は、比較回路１７の出力を検出し、該出力がＬレベルの場合はオフ状態になり、該出力がＨレベルになるとオン状態となる。

つまり、ＮＭＯＳ２１のゲートは比較回路１７の出力に接続され、ＮＭＯＳ２１は、比較回路１７がＨレベル信号を出力するとオン状態になり、Ｌレベル信号を出力するとオフ状態になる。

ＮＭＯＳ２１のドレインは接続ノードＮ１（ＮＭＯＳ１６のゲートと等価）に接続され、ソースは地気に接続されている。

ＶＤＤが上昇して、接続ノードＮ３の第１の基準電圧が接続ノードＮ１の第２の基準電圧よりも高くなると、比較回路１７がＨレベル信号を出力してＮＭＯＳ２１はオン状態になる。ＮＭＯＳ２１がオン状態になると、ＮＭＯＳ２１のオン抵抗による地気電位であるＬレベル信号がＮＭＯＳ１６のゲートに供給され、ＮＭＯＳ１６はオフ状態になる。

ＮＭＯＳ１６がオフ状態になると、放電回路が解除されて容量１９に電荷の充電が可能なように構成される。これにより、容量１９は電荷を充電して抵抗１８とともに遅延回路ＢＫ３として機能する。

第２の実施形態のパワーオンリセット回路２００が、電源切断後から電源再投入までの時間の長さに依存することなく、かつ外部からの制御信号を必要とせずに安定して動作する様子を図３および図４を参照して説明する。

図３は、電源切断後から電源再投入までの時間が長い場合のパワーオンリセット回路２００の動作を示すチャート図である。

また、図４は、電源切断後から電源再投入までの時間が短い場合のパワーオンリセット回路２００の動作を示すチャート図である。

図３を参照すると第１段目チャート図乃至第４段目チャート図が示されている。

第１段目チャート図は、電源投入後の時間経過に伴う電源電圧（ＶＤＤ）の変化の様子を示し、一旦電源を断にして、その後再度電源投入した様子を示す。そして、図３は電源切断後から電源再投入までの時間が長い場合を例示する。

第２段目チャート図は、上記のＶＤＤの変化に追随する、接続ノードＮ３における第１の基準電圧および接続ノードＮ１における第２の基準電圧、および比較回路１７の出力の変化の様子を示す。

第３段目チャート図は、比較回路１７の出力のＨレベル信号を、遅延回路ＢＫ３が抵抗１８と容量１９の時定数で決まる遅延時間だけ遅らせて接続ノードＮ２に出力する様子を示す。同図にはＶＤＤの変化の様子も合わせて示している。

第４段目チャート図は、接続ノードＮ２に出力された信号がバッファ回路２０の閾値に達しない場合はＬレベルのリセット信号ＯＵＴが、該閾値を超えた場合にはＨレベルのリセット信号ＯＵＴがバッファ回路２０から出力される様子を示す。

電源投入されてＶＤＤの上昇とともに第１の基準電圧と第２の基準電圧も上昇する。このとき、第２の内部電圧生成回路ＢＫ２の接続ノードＮ１の第２の基準電圧がスイッチＢＫ４のＮＭＯＳ１６のゲートにかかる。ＮＭＯＳ１６の動作閾値電圧は低電圧に設定されているので、電源投入されてからＶＤＤの上昇に伴い比較的早い段階でＮＭＯＳ１６はオン状態になる。スイッチＢＫ４がオン状態になると、遅延回路ＢＫ３の容量１９の電荷を放電させる放電回路が形成され、容量１９は急速に放電する。

ＶＤＤがさらに上昇して、第２の内部電圧生成回路ＢＫ２のＮＭＯＳ１５の動作閾値電圧に達するとＮＭＯＳ１５がオン状態になる。上述したように、ＮＭＯＳ１５がオン状態になると、接続ノードＮ１の電位が接続ノードＮ３の電位よりも下がり、第１の基準電圧が第２の基準電圧よりも高くなる。その結果、比較回路１７がＨレベル信号を出力する。

比較回路１７がＨレベル信号を出力すると、スイッチＢＫ５のＮＭＯＳ２１がオン状態になり、その結果、スイッチＢＫ４のＮＭＯＳ１６がオフ状態になる。

スイッチＢＫ４がオフ状態になると、容量１９に電荷の充電が可能なように放電回路が解除される。

一方、比較回路１７がＨレベル信号を出力すると、遅延回路ＢＫ３が抵抗１８と容量１９の時定数で決まる遅延時間だけ遅らせて接続ノードＮ２に出力する。そして、バッファ回路２０の閾値に応じたＬレベルのリセット信号ＯＵＴとＨレベルのリセット信号ＯＵＴが出力される。

電源投入によりＶＤＤが上昇して安定した電圧に達してしばらく動作状態にした後に電源断とし、電源断後にある時間をおいてから再度電源を投入する。

なお、電源断により動作電圧の供給が断たれると、各素子の動作が停止して、比較回路１７やバッファ回路２０の出力が電源断に追随して落ちる。

再度の電源投入の際にも、上述した動作が繰り返される。

つまり、再度の電源投入で第２の内部電圧生成回路ＢＫ２の接続ノードＮ１の第２の基準電圧がスイッチＢＫ４のＮＭＯＳ１６のゲートにかかる。ＮＭＯＳ１６の動作閾値電圧は低電圧に設定されているので、電源投入されてから比較的早い段階でＮＭＯＳ１６はオン状態になり、遅延回路ＢＫ３の容量１９の電荷を放電させる放電回路が形成され、容量１９は急速に放電する。

その後、第１の基準電圧が第２の基準電圧よりも高くなると、比較回路１７がＨレベル信号を出力してスイッチＢＫ５のＮＭＯＳ２１がオン状態になり、その結果、スイッチＢＫ４のＮＭＯＳ１６がオフ状態になる。スイッチＢＫ４がオフ状態になると、放電回路が解除されて容量１９に電荷の充電が可能なように構成される。

以上が、図３を参照しての、電源切断後から電源再投入までの時間が長い場合の第２の実施形態のパワーオンリセット回路２００の動作説明である。

一方、図４は、電源切断後から電源再投入までの時間が短い場合のパワーオンリセット回路２００の動作を示すチャート図である。第１段目チャート図乃至第４段目チャート図は図３の場合と同じである。

図３と異なり、図４は、電源投入によりＶＤＤが上昇して安定した電圧に達してしばらく動作状態にした後に電源断とし、電源断後にすぐに再度電源を投入する場合の動作を示している。

したがって、図３の第３段目チャート図と異なり、遅延回路ＢＫ３の容量１９の電荷が十分に放電していない状態で再度電源が投入されることになる。

しかし、このような場合であっても、第２の実施形態のパワーオンリセット回路２００は、図３で説明した動作と同様に、再度の電源投入で第２の内部電圧生成回路ＢＫ２の接続ノードＮ１の第２の基準電圧がスイッチＢＫ４のＮＭＯＳ１６のゲートにかかる。そして、ＮＭＯＳ１６の動作閾値電圧は低電圧に設定されているので、電源投入されてから比較的早い段階でＮＭＯＳ１６はオン状態になり、遅延回路ＢＫ３の容量１９の電荷を放電させる放電回路が形成され、容量１９は急速に放電する。

なお、第２の実施形態のパワーオンリセット回路２００は、第２の内部電圧生成回路ＢＫ２のＮＭＯＳ１５がオン状態になることで接続ノードＮ１の電位が接続ノードＮ３の電位よりも下がるように構成した。しかし、この構成に限ることなく、立ち上り時間が第２の基準電圧よりも遅くなるように設定された第１の基準電圧が、ＶＤＤの立ち上がりの過程で、第２の基準電圧よりも高くなる構成であればどのような構成でもかまわない。

以上に説明したように、本実施形態のパワーオンリセット回路は、遅延回路ＢＫ３の容量１９の電荷を、電源投入の早い段階で放電させる放電回路を構成するスイッチＢＫ４（ＮＭＯＳ１６）を設けた。また、電源投入により上昇する第２の基準電圧をトリガーとして放電回路を動作させ、第１の基準電圧が第２の基準電圧より高くなったことで比較回路１７がＨレベル信号を出力することをトリガーとして放電回路を解除するようにした。

したがって、本実施形態のパワーオンリセット回路は、電源を切断した後の電源再投入までの時間の長さに依存することなく、かつ外部からの制御信号を必要とせずに安定して動作することができる。

１ 第１の内部電圧生成手段
２ 第２の内部電圧生成手段
３ 比較手段
４ 遅延手段
５ バッファ手段
６ 放電手段
１１、１２、１３、１４、１８、３３、３６ 抵抗
１５、１６、２１、３１、３２ ＮＭＯＳ
１７、３５、３７ 比較回路
１９ 容量
２０ バッファ回路
３４ インバータ
３８ バッファ
Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４ 接続ノード
ＢＫ１ 第１の内部電圧生成回路
ＢＫ２ 第２の内部電圧生成回路
ＢＫ３ 遅延回路
ＢＫ４、ＢＫ５ スイッチ
１００、２００ パワーオンリセット回路

Claims (4)

1. 第１の基準電圧を生成する第１の内部電圧生成手段と、
   前記第１の基準電圧よりも低く設定された第２の基準電圧を生成する第２の内部電圧生成手段と、
   前記第１の基準電圧と前記第２の基準電圧を比較し、前記第１の基準電圧が前記第２の基準電圧より低い状態ではL（ロウ）レベル信号を出力し、前記第１の基準電圧が前記第２の基準電圧より高い状態ではH（ハイ）レベル信号を出力する比較手段と、
   前記比較回路が出力するＨレベル信号を、抵抗と容量の時定数で決まる時間で遅延して立ち上がる遅延信号として出力する遅延手段と、
   前記遅延手段が出力する前記遅延信号が、所定の閾値に達するまではＬレベルで、所定の該閾値に達するとＨレベルのリセット信号を出力するバッファ手段と、
   電源投入時に前記第２の内部電圧生成手段が生成する前記第２の基準電圧を受けて前記遅延手段を構成する容量の放電回路を形成し、前記比較手段がＨレベル信号を出力すると該放電回路を解除する放電手段と
   を備え
   電源投入時に、前記第１の基準電圧は前記第２の基準電圧よりも立ち上り時間が遅くなるように設定されていることを特徴とするパワーオンリセット回路。
2. 前記放電手段は、
   前記遅延手段を構成する容量と並列に設置され、オン状態になると前記容量の電荷が放電する回路を形成し、オフ状態では前記容量の電荷の放電回路を解除する第１のスイッチと、
   前記比較手段の出力を検出し、該出力がＬレベルの場合はオフ状態になり、該出力がＨレベルになるとオン状態となる第２のスイッチと
   を備え、
   電源投入時は、前記第２のスイッチがオフ状態で、前記第２の内部電圧生成手段が生成する前記第２の基準電圧が前記第１のスイッチに供給されて前記第１のスイッチがオン状態になり、
   前記比較手段がＨレベル信号を出力して前記第２のスイッチがオン状態になると、前記第２のスイッチを介したＬレベル信号が前記第１のスイッチに供給されて前記第１のスイッチがオフ状態になる
   ことを特徴とする請求項１に記載のパワーオンリセット回路。
3. 前記第２の内部電圧生成手段は、電源電圧に接続された第１の抵抗と、ドレインが前記第１の抵抗を介して電源電圧に接続され、ソースが地気電位に接続された第１のトランジスタを含み、
   前記第１のスイッチは、ゲートが前記第１のトランジスタのドレインに接続され、ドレインが、前記遅延手段を構成する抵抗である第２の抵抗と容量との接続点に接続され、ソースが地気電位に接続された第２のトランジスタであり、
   前記第２のスイッチは、ゲートが前記比較手段の出力に接続され、ドレインが前記第１のトランジスタのドレインおよび前記第２のトランジスタのゲートに接続され、ソースが地気電位に接続された第３のトランジスタである
   ことを特徴とする請求項２に記載のパワーオンリセット回路。
4. 前記第１の内部電圧生成手段は、電源電圧を複数の分割電圧に分割する複数の第３の抵抗を含み、該分割電圧の１つを前記第１の基準電圧として前記比較手段の入力の１つとして接続し、
   前記第２の内部電圧生成手段は、前記第１のトランジスタがオフ状態のときは前記第１の抵抗を介した電源電圧を、前記第１のトランジスタがオン状態のときは前記第１の抵抗と前記第１のトランジスタのオン抵抗により分割した電源電圧を、前記第２の基準電圧として前記比較手段の入力の他の１つとして接続し、
   前記第１のトランジスタのゲートは、前記第１の内部電圧生成手段が分割した前記第１の基準電圧とは異なる分割電圧を入力し、
   電源投入時から所定時間までは、前記電源電圧の上昇に追随して、前記第１の基準電圧は前記第２の基準電圧より低い値の電圧で立ち上がり、該所定時間を超えると前記第１の基準電圧が前記第２の基準電圧より高い値の電圧で立ち上がる
   ことを特徴とする請求項３に記載のパワーオンリセット回路。

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