JP2009111998A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】乱数制御レジスタ11は、乱数発生回路からの乱数データの出力のスタート(開始)、スタンバイ(待機)、ストップ(停止)、出力のタイミング等を制御するためのレジスタである。乱数発生回路10から出力された乱数データは、立上り/立下り時間可変データレジスタ12に格納される。立上り/立下り時間可変データレジスタ12に格納されるデータは、乱数発生回路10から順次発生される乱数データによって更新される。出力回路13は、マイクロコンピュータの内部回路14からの信号φを外部機器に出力するための回路であり、出力回路13の出力信号の立上り/立下り時間は、立上り/立下り時間可変データレジスタ12に格納された乱数データに応じて、可変制御されるようになっている。
【選択図】図1
Description
11 乱数制御レジスタ
12 立上り/立下り時間可変データレジスタ
13 出力回路
14 内部回路
15 立上り/立下り時間可変幅制御レジスタ
16 Pチャネル型MOSトランジスタ
17 Nチャネル型MOSトランジスタ
Claims (6)
- 複数ビットの乱数データを発生する乱数発生回路と、
前記乱数発生回路から順次出力される乱数データが格納される第1の制御レジスタと、
前記第1の制御レジスタに格納された乱数データに応じて、出力信号の立上り時間及び立下り時間が可変制御される出力回路と、を備えることを特徴とする半導体集積回路。 - 前記第1の制御レジスタに格納された乱数データに応じて可変制御される、前記出力信号の立上り時間及び立下り時間の幅を制御するための制御データが格納される第2の制御レジスタと、を備えることを特徴とする請求項1に記載の半導体集積回路。
- 前記出力回路は、出力トランジスタと、前記第1の制御レジスタに格納された乱数データに応じて前記出力トランジスタに印加される信号を遅延させる遅延回路と、を備えることを特徴とする請求項1又は請求項2に記載の半導体集積回路。
- 前記出力回路は、出力トランジスタと、前記第1の制御レジスタに格納された乱数データに応じて前記出力信号を遅延させる遅延回路と、を備えることを特徴とする請求項1又は請求項2に記載の半導体集積回路。
- 前記遅延回路は、複数の容量素子と、前記第1の制御レジスタに格納された乱数データに応じてスイッチングし、前記出力トランジスタの入力端子に前記容量素子を選択的に接続させる複数のスイッチング素子と、を備えることを特徴とする請求項3又は請求項4に記載の半導体集積回路。
- 前記乱数発生回路は、出力信号の立上り時間及び立下り時間が正規分布を形成するように前記乱数データを発生することを特徴とする請求項1乃至請求項4のいずれかに記載の半導体集積回路。
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