JP2020003913A - ディスチャージ用半導体集積回路および電源システム - Google Patents

Abstract

【課題】１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができるディスチャージ用半導体集積回路および電源システムを提供する。【解決手段】複数の放電用素子と、これら複数の放電用素子の一方の端子がそれぞれ接続されている複数の外部端子と、内部回路動作の有効／無効を示す信号を外部から入力可能な制御用外部端子と、を備えたディスチャージ用半導体集積回路において、複数の放電用素子の制御端子には、制御用外部端子より入力された信号もしくはその信号を入力とする論理回路の出力信号が入力され、複数の放電用素子がオン状態にされることに応じて、対応する外部端子から電荷を引き抜くように構成した。【選択図】図３

Description

本発明は、放電用の素子を内蔵したディスチャージ用半導体集積回路、さらには複数の放電経路を形成可能であるとともに放電時間を調整可能なディスチャージ用半導体集積回路および電源システムに関する。

複数の電源を必要とするＣＰＵ（マイクロプロセッサ）やＳｏＣ（システムオンチップ）、システムＬＳＩ等のデバイスでは、オン／オフのシーケンス（順序）が規定されている場合がある。例えば、Ｉ／Ｏ用とコア用の２つ電源（レギュレータ）を使用しているＣＰＵの場合、２つの電源の電位は、一般的には、Ｉ／Ｏ用電源＞コア用電源の関係にされる。このようなデバイスやシステムにおいては、Ｉ／Ｏ用電源とコア用電源の電位関係が逆転したとすると、コアとなるＣＰＵ内部の寄生素子がオンして破壊に至ることがある。そのため、複数の電源を使用するデバイスでは、オン／オフ時のシーケンスに制約を付与する必要がある。

従来、上記のようなデバイスやシステムにおいて、オフ時のシーケンスを制御する場合、ディスクリート部品（インバータやＦＥＴ、抵抗等）によって、例えば図４（Ｂ）に示すようなディスチャージ回路を構成して、電源の供給停止（レギュレータのオフ）に際しては、先ずコア用電源を放電させ、その後にＩ／Ｏ用電源を放電させるようにしていた。
また、ディスチャージ回路を備えた基準電圧源回路に関する発明として、例えば特許文献１に開示されているものがある。この発明においては、制御信号ENABLEによってディスチャージ用のＦＥＴをオンさせることで、基準電圧源の出力コンデンサに残っている電荷を放電させて出力電圧を急速に立ち下げるようにしている。

米国特許第６４１４５３７号公報

ディスクリート部品によってディスチャージ回路を構成した場合、図４（Ｂ）に示すように、２つの制御信号（Enable1,2）が必要であるとともに、複数の電源出力毎に放電時間を異ならせたい場合には、複数のＦＥＴを用意する必要があるという課題がある。
また、特許文献１に開示されている発明においては、放電時間の変更が容易ではないとともに、ディスチャージ用のトランジスタと出力電圧制御用のトランジスタの両方が同時にオン状態になる可能性があり、それによって電源端子から接地点へ向かって貫通電流が流れるおそれがあるという課題がある。

この発明は上記のような課題に着目してなされたもので、その目的とするところは、１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができるディスチャージ用半導体集積回路および電源システムを提供することにある。
また、本発明の他の目的は、電源からの電流供給経路と放電素子による放電経路とが同時にアクティブ状態になって貫通電流が流れるのを防止することができるディスチャージ用半導体集積回路を提供することにある。

上記目的を達成するため、この発明は、複数の放電用素子と、前記複数の放電用素子の一方の端子がそれぞれ接続されている複数の外部端子と、内部回路動作の有効／無効を示す信号を外部から入力可能な制御用外部端子と、を備えたディスチャージ用半導体集積回路において、
前記複数の放電用素子の制御端子には、前記制御用外部端子より入力された信号もしくはその信号を入力とする論理回路の出力信号が入力され、前記複数の放電用素子がオン状態にされることに応じて、対応する前記外部端子から電荷を引き抜くように構成した。

上記した手段によれば、チップ外部において上記複数の放電用素子を単独で使用または並列形態に接続することで、引き抜く電流の大きさを設定することができ、それによって１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができる。

ここで、望ましくは、前記複数の放電用素子の他方の端子は、共通の接地用外部端子に接続されているように構成する。
これによって、チップに設ける外部端子の数を減らすことができる。

あるいは、前記複数の放電用素子の他方の端子がそれぞれに接続されている複数の外部端子を備えるように構成する。
これにより、チップ外部において上記複数の放電用素子を単独で使用または直列形態に接続することで、引き抜く電流の大きさを設定することができ、それによって１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができる。

また、望ましくは、前記制御用外部端子が、前記複数の放電用素子の制御端子のそれぞれに対応して設けられているように構成する。
これにより、外部より複数の制御用端子へ入力する信号のタイミングを異ならせることで、放電タイミングをずらすことができ、それによって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができる。

さらに、望ましくは、前記制御用外部端子より入力された信号を遅延する遅延回路と、該遅延回路で遅延された信号を入力信号とするシュミットトリガ回路とを備えるように構成する。
これにより、外部の電源電圧端子とディスチャージ用半導体集積回路の出力端子との間に接続されるスイッチ素子を備えるシステムに適用した場合に、同一の制御信号によって前記スイッチ素子とチップ内部の放電用素子とが同時にオン状態になって貫通電流が流れるのを回避することができる。また、遅延回路の後段にシュミットトリガ回路を設けているので、遅延回路に飛び込んだノイズ等により放電用素子の動作が不安定になるのを防止することができる。

本出願に係る他の発明の電源システムは、上記のような構成を有するディスチャージ用半導体集積回路と、複数の電源デバイスとを備え、
前記複数の電源デバイスのうちいずれか１つの電源デバイスの出力端子が、前記ディスチャージ用半導体集積回路の前記複数の外部端子のうちいずれか１つの外部端子と接続され、
前記複数の電源デバイスのうち他の電源デバイスの出力端子が、前記ディスチャージ用半導体集積回路の前記複数の外部端子のうち前記いずれか１つの外部端子を除く２つ以上の外部端子と接続されているように構成したものである。

かかる構成の電源システムは、出力端子が２つ以上の外部端子と接続されている電源デバイスの出力端子の電荷を、出力端子が１の外部端子と接続されている電源デバイスの出力端子の電荷よりも先に放電させることができるので、オフシーケンスを制御することができるとともに、電源デバイスの出力端子を接続するディスチャージ用半導体集積回路の外部端子の数を変えることで、放電時間を容易に変更することができる。

本発明に係るディスチャージ用半導体集積回路によれば、１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができる。また、電源からの電流供給経路と放電素子による放電経路とが同時にアクティブ状態になって貫通電流が流れるのを防止することができるという効果がある。

本発明を適用したディスチャージ用半導体集積回路の一実施形態を示す回路構成図である。 （Ａ）は図１のディスチャージ用半導体集積回路を用いたシステムの構成例を示す回路構成図、（Ｂ）は図１のディスチャージ用半導体集積回路を用いた他のシステムの構成例を示す回路構成図である。 （Ａ）、（Ｂ）は図２（Ａ）および（Ｂ）における電源回路の具体例を示す回路構成図である。 （Ａ）は図１のディスチャージ用半導体集積回路を用いた電源システムの構成例を示す回路構成図、（Ｂ）はディスクリート部品を用いて放電回路を構成した従来の電源システムの構成例を示す回路構成図である。 放電素子のサイズに差異（Ｍ１＜Ｍ２＜Ｍ３）を設けた第１の変形例ディスチャージ用半導体集積回路を用いた電源システムの構成例を示す回路構成図である。 図１に示す実施形態のディスチャージ用半導体集積回路の第２の変形例およびそれを用いた電圧供給システムの構成例を示す回路構成図である。 本発明を適用したディスチャージ用半導体集積回路の第２実施形態を示す回路構成図である。 （Ａ）は本発明を適用したディスチャージ用半導体集積回路の第３実施形態を示す回路構成図、（Ｂ）はその使用例を示す回路構成図である。

以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明に係るディスチャージ用半導体集積回路の一実施形態を示す。なお、図１において一点線Ａで囲まれている回路を構成する素子は、１個の半導体チップ上に形成され、半導体集積回路（ＩＣ）として構成される。

この実施形態のディスチャージ用半導体集積回路（以下、ディスチャージ用ＩＣと称する）１０は、外部から電源電圧が印加される電源端子ＶＤＤと、接地電位が印加されるグランド端子ＧＮＤと、チップ動作（内部回路の動作）の有効／無効を示すイネーブル信号Enableが入力されるチップイネーブル端子ＣＥと、３個の出力端子Ｖｏ１，Ｖｏ２，Ｖｏ３を備える。特に限定されるものでないが、この実施形態のディスチャージ用ＩＣは、端子ＣＥに入力されるイネーブル信号Enableがロウレベルにされたときにチップ内部の放電素子がオンして放電動作を行うロウアクティブのＩＣとして構成されている。出力端子Ｖｏ１，Ｖｏ２，Ｖｏ３はチップ外部において、コンデンサなどの素子もしくは電子部品を接続可能な外部端子として機能する。

また、チップ内部には、上記出力端子Ｖｏ１，Ｖｏ２，Ｖｏ３とグランド端子ＧＮＤとの間に接続された放電用の３個のＮチャネルＭＯＳトランジスタＭ１，Ｍ２，Ｍ３と、上記チップイネーブル端子ＣＥに入力端子が接続されたインバータ１１とが設けられ、このインバータ１１の出力信号によって上記ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３がオン、オフ制御されるように構成されている。
具体的には、イネーブル信号Enableがロウレベルにされると、インバータ１１の出力信号がハイレベルに変化してＭＯＳトランジスタＭ１，Ｍ２，Ｍ３がオンされ、出力端子Ｖｏ１，Ｖｏ２，Ｖｏ３に接続される負荷やコンデンサなどから電荷を引き抜く放電素子として機能する。従って、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３は必要な放電速度が得られるような素子サイズを有するように設計される。特に限定されるものでないが、この実施形態では、ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３は同一の大きさである。なお、インバータ１１の代わりに、シュミットトリガ回路を使用しても良い。これにより、端子ＣＥに飛び込んだノイズによる誤動作を回避することができる。

次に、上記実施形態のディスチャージ用ＩＣを使用したシステムの構成例について、図２を用いて説明する。
図２（Ａ）は、電源回路２０により生成された電圧ＶＯＵＴを対象システム３０へ供給したり遮断したりする回路において、電源回路２０を遮断した際に速やかに電圧ＶＯＵＴを立ち下げることで、対象システム３０が誤動作するのを防止するようにするものである。電源回路２０にはレギュレータ、ＤＣ／ＤＣコンバータや他の電源回路を採用しても良い。

具体的には、電源回路２０と対象システム３０の接地点に電圧安定化用のコンデンサＣ１が設けられ、電源回路２０をオン、オフするための制御信号としてのイネーブル信号Enableを入力するものにおいて、図２に実線で示すように、電源回路２０とコンデンサＣ１との接続ノードＮ１と、上記実施形態のディスチャージ用ＩＣ１０の出力端子Ｖｏ１とを接続する配線Ｌ１を設けて、電源回路２０のオフ時にコンデンサＣ１の残留電荷をディスチャージ用ＩＣ１０によって放電させて、対象システム３０へ供給される電圧ＶＯＵＴを速やかに立ち下げるようにしたものである。

なお、ディスチャージ用ＩＣによる放電速度を速くしたい場合には、図２に破線で示すように、出力端子Ｖｏ２，Ｖｏ３を接続ノードＮ１に接続する配線Ｌ２，Ｌ３をさらに設ける。放電速度を中程度の速さにしたい場合には、出力端子Ｖｏ１とＶｏ２またはＶｏ１とＶｏ３を接続ノードＮ１に接続すればよい。
図２（Ａ）の構成においては、ディスチャージ用ＩＣ１０のチップイネーブル端子ＣＥに入力される信号は、電源回路２０をオン、オフするための信号と同一のイネーブル信号Enableである。そのため、イネーブル信号Enableがロウレベルに変化されて電源回路２０がオフされて対象システム３０への供給が遮断されると、直ちにディスチャージ用ＩＣ内のＭＯＳトランジスタＭ１がオンされて、コンデンサＣ１の残留電荷が引き抜かれて、ノードＮ１の電位が速やかに立ち下げられることとなる。

図２（Ｂ）は、電源回路２０Ａにより生成された電圧ＶＯＵＴ１が供給される対象システム３０Ａと、電源回路２０Ｂにより生成された電圧ＶＯＵＴ２が供給される対象システム３０Ｂとがある場合に、電圧ＶＯＵＴ１，ＶＯＵＴ２を遮断した際に速やかに電圧ＶＯＵＴ１，ＶＯＵＴ２を立ち下げることで、対象システム３０Ａ，３０Ｂが誤動作するのを防止するとともに、ＶＯＵＴ２よりも先にＶＯＵＴ１を立ち下げるようにしたい場合の構成例である。

そして、図２（Ｂ）の回路においては、実線Ｌ１，Ｌ２で示すように、ノードＮ１に上記実施形態のディスチャージ用ＩＣ１０の出力端子Ｖｏ１，Ｖｏ２が接続され、実線Ｌ３で示すように接続ノードＮ２にディスチャージ用ＩＣの出力端子Ｖｏ３が接続されている。このような構成によれば、電源回路２０Ａ，２０Ｂのオフ時に、コンデンサＣ１，Ｃ２の残留電荷を放電させて、対象システム３０Ａ，３０Ｂへ供給される電圧ＶＯＵＴ１，ＶＯＵＴ２を速やかに立ち下げることができる上、ＶＯＵＴ２よりも先にＶＯＵＴ１を立ち下げることができる。
具体的には、電源回路２０Ａと接地点との間にコンデンサＣ１が設けられ、電源回路２０Ｂと接地点との間にコンデンサＣ２が設けられている。なお、図２（Ｂ）では、イネーブル信号Enableにより電源回路２０Ａ，２０Ｂをオン、オフしているが、電源回路２０Ａ，２０Ｂをオン、オフするイネーブル信号を別々に設けても良い。

また、図２（Ａ）における電源回路２０および図２（Ｂ）における電源回路２０Ａ，２０Ｂは、具体的には、図３（Ａ）に示すように、レギュレータＲＥＧと、レギュレータＲＥＧにより生成された電圧ＶＯＵＴの供給／遮断を制御するスイッチＭＯＳトランジスタＭＴ1と、イネーブル信号Enableを受けてトランジスタＭＴ１のゲート端子を制御する信号を生成するインバータ２１とを備えて構成することができる。
あるいは、図３（Ｂ）に示すように、ＭＯＳトランジスタＭＴ２のゲート端子を制御する差動アンプ２２とＭＴ２のドレイン電圧を分圧する抵抗Ｒ１，Ｒ２と基準電圧Ｖｒｅｆとを有し、抵抗Ｒ１，Ｒ２で分圧した電圧を差動アンプ２２の反転入力端子に印加することで、基準電圧Ｖｒｅｆに比例した電圧を生成して出力電圧ＶＯＵＴとして供給する簡易なレギュレータを電源回路２０Ａ，２０Ｂとしても良い。この回路においても、イネーブル信号Enableで差動アンプ２２をオフすることで、出力電圧ＶＯＵＴを遮断することができるとともに、スイッチ用のＭＯＳトランジスタＭＴ１は不要となる。

図４（Ａ）には、上記実施形態のディスチャージ用ＩＣを電源システムに適用した場合の構成例が示されている。
具体的には、第１の電源デバイス（ＤＣ/ＤＣコンバータもしくはレギュレータＬＤＯ）２０Ａの出力端子Ｖｏｕｔに上記実施形態のディスチャージ用ＩＣ１０の出力端子Ｖｏ１が接続され、第２の電源デバイス２０Ｂの出力端子Ｖｏｕｔに上記実施形態のディスチャージ用ＩＣ１０の出力端子Ｖｏ２，Ｖｏ３が接続されている。ディスチャージ用ＩＣ１０のイネーブル信号Enableは、電源デバイス２０Ａ，２０Ｂをオン、オフするためのイネーブル信号と共通である。

図４（Ａ）の電源システムにおいては、イネーブル信号Enableによって２つの電源デバイス２０Ａ，２０Ｂをオフさせた際に、電源デバイス２０Ａ，２０Ｂの出力端子Ｖｏｕｔに接続されている出力電圧安定化用のコンデンサＣ１，Ｃ２の電荷を放電させて、出力電圧ＶｏｕｔＡ，ＶｏｕｔＢを速やかに立ち下げることができる。しかも、図４（Ａ）の電源システムにおいては、電源デバイス２０Ｂの出力端子Ｖｏｕｔにディスチャージ用ＩＣ１０の２つの出力端子Ｖｏ２，Ｖｏ３が接続されているため、出力電圧ＶｏｕｔＡよりも先にＶｏｕｔＢを立ち下げることができる。

従来の同様な機能を有する電源システムにおいては、ディスクリート部品（インバータやＦＥＴ等）によって例えば図４（Ｂ）に示すようなディスチャージ回路が構成されていた。図４（Ａ）と（Ｂ）とを比較すると分かるように、図４（Ａ）の電源システムの方が部品点数が少なくて済む。また、図４（Ｂ）の従来システムでは放電用のＭＯＳトランジスタＭ１１，Ｍ１２としてサイズの異なるものを用意しておく必要があるのに対し、図４（Ａ）の電源システムでは１つのディスチャージ用ＩＣ１０を用意しておけばよく、部品管理が容易になるという利点がある。

（変形例１）
上記実施形態のディスチャージ用ＩＣ１０においては、放電用のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３を同一サイズの素子として設計すると説明したが、トランジスタＭ１，Ｍ２，Ｍ３のサイズを例えば１：２：３のような比となるように設計しても良い。このように設計されたディスチャージ用ＩＣ１０を使用して図５に示すような電源システムを構成することにより、電源（レギュレータ）２０Ａ，２０Ｂ，２０Ｃの出力電圧ＶｏｕｔＡ，ＶｏｕｔＢ，ＶｏｕｔＣを、ＶｏｕｔＣ→ＶｏｕｔＢ→ＶｏｕｔＡの順に立ち下げることができる。

（変形例２）
図６には上記実施形態のディスチャージ用ＩＣ１０の第２の変形例が示されている。
図６の変形例は、放電用のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のそれぞれに対応してチップイネーブル端子ＣＥ１，ＣＥ２，ＣＥ３とインバータ１１Ａ，１１Ｂ，１１Ｃを設けたものである。このような構成によれば、外部のマイクロコンピュータなどのシステム制御装置により、チップイネーブル端子ＣＥ１，ＣＥ２，ＣＥ３へ入力するイネーブル信号Enable1，Enable2，Enable3のタイミングを制御することで、トランジスタＭ１，Ｍ２，Ｍ３による放電順序を自由に設定することができる。

（第２実施形態）
図７には第２実施形態に係るディスチャージ用ＩＣ１０の構成および応用例のシステムが示されている。
この実施形態のディスチャージ用ＩＣ１０は、図７に示すように、イネーブル信号Enableを反転するインバータ１１と放電用のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のゲート端子との間に、抵抗Ｒ１とコンデンサＣ１からなる遅延回路１２と、第２のインバータ１３と、第３のインバータ１４を設けたものである。遅延回路１２に飛び込んだノイズ等によりインバータ１４の入力信号が変動して放電用ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３の動作が不安定にならないよう、第２のインバータ１３はシュミットトリガ回路またはコンパレータに置き換えても良い。また、第２のインバータ１４は、論理を合わせるためのもので、電源回路（ＩＣ）を制御するイネーブル信号Enableがロウの時に電源回路がオンする構成（インバータＩＮＶ１がない構成）である場合には省略することも可能である。

図７に示すシステムと同様な機能を有する図２のシステムにおいては、電源回路２０と放電用のＭＯＳトランジスタＭ１〜Ｍ３とは相補的にオン、オフされることとなるが、オン、オフの切替えの際に、電源回路２０とＭ１〜Ｍ３が一瞬同時にオンされ、貫通電流が流れるおそれがある。
これに対し、図７に示すシステムにおいては、遅延回路１２が設けられているため、スイッチＭＯＳトランジスタＭＴ１がオフしてから放電用のＭＯＳトランジスタＭ１〜Ｍ３をオンさせることができる。そのため、ＭＴ１とＭ１〜Ｍ３に貫通電流が流れるのを確実に防止することができるという利点がある。

（第３実施形態）
図８には第３実施形態に係るディスチャージ用ＩＣ１０の構成が示されている。
この実施形態のディスチャージ用ＩＣ１０は、イネーブル信号Enableを反転するインバータ１１の接地電位を与えるグランド端子ＧＮＤ０の他に、第２、第３のグランド端子ＧＮＤ１，ＧＮＤ２を設け、これらのグランド端子ＧＮＤ１，ＧＮＤ２に放電用のＭＯＳトランジスタＭ１，Ｍ２のソース端子を接続したものである。
かかる構成のディスチャージ用ＩＣによれば、図８（Ａ）に示すように、グランド端子ＧＮＤ１，ＧＮＤ２に接地電位を印加することで、出力端子Ｖｏ１，Ｖｏ２に接続されているコンデンサや負荷の電荷を別々に放電させることができる。

また、図８（Ｂ）に示すように、出力端子Ｖｏ２とグランド端子ＧＮＤ１を破線で示す配線Ｌ４で短絡させるように接続することによって、ＭＯＳトランジスタＭ１，Ｍ２を直列形態にしてオン抵抗を大きくし、放電速度を図８（Ａ）のものに比べて遅くすることができる。
なお、図８（Ｂ）に示す配線Ｌ４は、チップ内部のアルミ配線で構成されたものであっても良い。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば前記実施形態のディスチャージ用ＩＣでは、放電用のＭＯＳトランジスタを２個又は３個設けたものを示したが、トランジスタの数は２個や３個に限定されるものでなく、４個以上設けるようにしても良い。
また、前記実施形態では、チップイネーブル端子ＣＥに入力されたイネーブル信号Enableをインバータで受けて放電用のＭＯＳトランジスタＭ１，Ｍ２，Ｍ３のゲート端子に供給しているが、インバータの代わりにＯＲゲートなどの論理回路でイネーブル信号Enableを受けるように構成しても良い。さらに、前記実施形態では、ディスチャージ専用のＩＣとして構成した場合について説明したが、本発明は、レギュレータ制御機能など他の機能を有するＩＣの一部として構成する場合にも利用することが可能である。

１０…ディスチャージ用半導体集積回路（ディスチャージ用ＩＣ）、１１…インバータ（整流回路）、１２…遅延回路、１３…シュミットトリガ回路、２０…電源（レギュレータ）、３０…対象システム、Ｍ１，Ｍ２，Ｍ３…放電用のＭＯＳトランジスタ、ＭＴ１…スイッチＭＯＳトランジスタ

Claims (6)

1. 複数の放電用素子と、前記複数の放電用素子の一方の端子がそれぞれ接続されている複数の外部端子と、内部回路動作の有効／無効を示す信号を外部から入力可能な制御用外部端子と、を備えたディスチャージ用半導体集積回路であって、
   前記複数の放電用素子の制御端子には、前記制御用外部端子より入力された信号もしくはその信号を入力とする論理回路の出力信号が入力され、前記複数の放電用素子がオン状態にされることに応じて、対応する前記外部端子から電荷を引き抜くように構成されていることを特徴とするディスチャージ用半導体集積回路。
2. 前記複数の放電用素子の他方の端子は、共通の接地用外部端子に接続されていることを特徴とする請求項１に記載のディスチャージ用半導体集積回路。
3. 前記複数の放電用素子の他方の端子がそれぞれに接続されている複数の外部端子を備えていることを特徴とする請求項１に記載のディスチャージ用半導体集積回路。
4. 前記制御用外部端子が、前記複数の放電用素子の制御端子のそれぞれに対応して設けられていることを特徴とする請求項１又は２に記載のディスチャージ用半導体集積回路。
5. 前記制御用外部端子より入力された信号を遅延する遅延回路と、該遅延回路で遅延された信号を入力信号とするシュミットトリガ回路とを備えることを特徴とする請求項１〜４のいずれかに記載のディスチャージ用半導体集積回路。
6. 請求項１〜５のいずれかに記載のディスチャージ用半導体集積回路と、複数の電源デバイスとを備え、
   前記複数の電源デバイスのうちいずれか１つの電源デバイスの出力端子が、前記ディスチャージ用半導体集積回路の前記複数の外部端子のうちいずれか１つの外部端子と接続され、
   前記複数の電源デバイスのうち他の電源デバイスの出力端子が、前記ディスチャージ用半導体集積回路の前記複数の外部端子のうち前記いずれか１つの外部端子を除く２つ以上の外部端子と接続されていることを特徴とする電源システム。

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