CN110647201B

CN110647201B - 电源系统

Info

Publication number: CN110647201B
Application number: CN201910532747.4A
Authority: CN
Inventors: 寺田忠平; 高野阳一
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2018-06-26
Filing date: 2019-06-19
Publication date: 2024-02-13
Anticipated expiration: 2039-06-19
Also published as: CN110647201A; US20190393773A1; US10886838B2; CN117748892A; JP2020003913A; JP7144677B2

Abstract

本发明提供一种放电用半导体集成电路以及电源系统，其能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。在具备多个放电用元件、分别连接了这些多个放电用元件的一方的端子的多个外部端子、能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子的放电用半导体集成电路中，构成为在多个放电用元件的控制端子输入从控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据多个放电用元件被设为导通状态，从对应的外部端子吸取电荷。

Description

电源系统

技术领域

本发明涉及内置有放电用的元件的放电用半导体集成电路，进一步涉及能够形成多个放电路径并且能够调整放电时间的放电用半导体集成电路以及电源系统。

背景技术

在需要多个电源的CPU(微处理器)、SoC(片上系统)、系统LSI等的设备中，有时规定了开/关的时序(顺序)。例如，在使用I/O用和内核用的2个电源(调节器)的CPU的情况下，2个电源的电位一般而言设为I/O用电源＞内核用电源的关系。这样的设备、系统中，如果I/O用电源和内核用电源的电位关系反转，则有时成为内核的CPU内部的寄生元件导通而导致损坏。因此，在使用多个电源的设备中，需要对开/关时的时序加以制约。

以往，如上述的设备、系统中，在控制关闭时的时序的情况下，通过分立部件(反相器、FET、电阻等)例如构成图4B所示的放电电路，在电源的供给停止(调节器的关闭)时，首先使内核用电源放电，之后使I/O用电源放电。

另外，作为与具备放电电路的基准电压源电路有关的发明，例如有专利文献1公开的发明。该发明中，通过控制信号ENABLE(使能)使放电用的FET导通，由此，使残留在基准电压源的输出电容器的电荷放电而使输出电压迅速地下降。

在通过分立部件构成放电电路的情况下，存在如图4B所示，需要2个控制信号(使能1,2)，且在想使多个电源输出的每一个的放电时间不同的情况下，需要准备多个FET的课题。

另外，在专利文献1公开的发明中，放电时间的变更不容易，并且有放电用的晶体管和输出电压控制用的晶体管的双方同时成为导通状态的可能性，由此，存在可能从电源端子向接地点流动直通电流的课题。

专利文献1：美国专利第6414537号公报

发明内容

本发明着眼于上述的课题而完成，其目的在于，提供能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间的放电用半导体集成电路以及电源系统。

另外，本发明的其他的目的在于，提供能够防止从电源的电流供给路径和基于放电元件的放电路径同时成为激活状态而流动直通电流的放电用半导体集成电路。

为了实现上述目的，本发明是一种放电用半导体集成电路，具备多个放电用元件、分别连接了上述多个放电用元件的一方的端子的多个外部端子、以及能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子，构成为在上述多个放电用元件的控制端子输入从上述控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据上述多个放电用元件被设为导通状态，从对应的上述外部端子吸取电荷。

根据上述手段，在芯片外部将上述多个放电用元件单独使用或者以并联方式连接，从而能够设定吸取电流的大小，由此能够通过一个控制信号控制多个电源或供给电压的切断时序，并且能够容易地变更放电时间。

这里，优选构成为上述多个放电用元件的另一方的端子与共用的接地用外部端子连接。

由此，能够减少设置于芯片的外部端子的数量。

或者，构成为具备分别与上述多个放电用元件的另一方的端子连接的多个外部端子。

由此，在芯片外部将上述多个放电用元件单独使用或者以串联方式连接，从而能够设定吸取电流的大小，由此能够通过一个控制信号控制多个电源或供给电压的切断时序，并且能够容易地变更放电时间。

另外，优选构成为与上述多个放电用元件的控制端子的每一个对应地设置上述控制用外部端子。

由此，通过使从外部输入到多个控制用端子的信号的定时不同，能够错开放电定时，由此能够控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。

并且，优选构成为具备将从上述控制用外部端子输入的信号延迟的延迟电路和以被该延迟电路延迟的信号作为输入信号的施密特触发电路。

由此，在应用于具备连接在外部的电源电压端子和放电用半导体集成电路的输出端子之间的开关元件的系统的情况下，能够避免通过同一个控制信号而上述开关元件和芯片内部的放电用元件同时成为导通状态而流动直通电流。另外，在延迟电路的后级设置施密特触发电路，所以能够防止因进入延迟电路的噪声等而放电用元件的动作变得不稳定。

本申请的其他的发明的电源系统具备上述的放电用半导体集成电路和多个电源设备，

上述多个电源设备中的某一个电源设备的输出端子与上述放电用半导体集成电路的上述多个外部端子中的某一个外部端子连接，

上述多个电源设备中的其他电源设备的输出端子与上述放电用半导体集成电路的上述多个外部端子中的除了上述某一个外部端子的2个以上的外部端子连接。

所述结构的电源系统能够使输出端子与2个以上外部端子连接的电源设备的输出端子的电荷比输出端子与1个外部端子连接的电源设备的输出端子的电荷先放电，所以能够控制切断时序，且通过改变连接电源设备的输出端子的放电用半导体集成电路的外部端子的数量，能够容易地变更放电时间。

根据本发明的放电用半导体集成电路，能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。另外，有能够防止从电源的电流供给路径和基于放电元件的放电路径同时成为激活状态而流过直通电流的效果。

附图说明

图1是表示应用了本发明的放电用半导体集成电路的一实施方式的电路结构图。

图2A是表示使用了图1的放电用半导体集成电路的系统的结构例的电路结构图，图2B是表示使用了图1的放电用半导体集成电路的其他系统的结构例的电路结构图。

图3A、图3B是表示图2A以及图2B中的电源电路的具体例的电路结构图。

图4A是表示使用了图1的放电用半导体集成电路的电源系统的结构例的电路结构图，图4B是表示使用分立部件构成放电电路的以往的电源系统的结构例的电路结构图。

图5是表示使用了针对放电元件的尺寸设置差异(M1＜M2＜M3)的第1变形例放电用半导体集成电路的电源系统的结构例的电路结构图。

图6是表示图1所示的实施方式的放电用半导体集成电路的第2变形例以及使用该放电用半导体集成电路的电压供给系统的结构例的电路结构图。

图7是表示应用本发明的放电用半导体集成电路的第2实施方式的电路结构图。

图8A是表示应用本发明的放电用半导体集成电路的第3实施方式的电路结构图，图8B是表示其使用例的电路结构图。

附图标记的说明

10…放电用半导体集成电路(放电用IC)，11…反相器(整流电路)，12…延迟电路，13…施密特触发电路，20…电源(调节器)，30…对象系统，M1、M2、M3…放电用的MOS晶体管，MT1…开关MOS晶体管。

具体实施方式

以下，基于附图对本发明的优选的实施方式进行说明。

图1表示本发明的放电用半导体集成电路的一实施方式。此外，构成图1中被点划线A围起的电路的元件形成于一个半导体芯片上，构成为半导体集成电路(IC)。

本实施方式的放电用半导体集成电路(以下，称为放电用IC)10具备从外部被施加电源电压的电源端子VDD、被施加接地电位的接地端子GND、被输入表示芯片动作(内部电路的动作)的有效/无效的使能信号“使能(Enable)”的芯片使能端子CE、以及三个输出端子Vo1、Vo2、Vo3。虽然不特别限定，本实施方式的放电用IC构成为当被输入到端子CE的使能信号“使能(Enable)”为低电平时芯片内部的放电元件导通而进行放电动作的低电平激活的IC。输出端子Vo1、Vo2、Vo3在芯片外部作为能够连接电容器等元件或电子部件的外部端子发挥功能。

另外，在芯片内部设置有连接于上述输出端子Vo1、Vo2、Vo3和接地端子GND之间的放电用的三个N沟道MOS晶体管M1、M2、M3和将输入端子与上述芯片使能端子CE连接的反相器11，通过该反相器11的输出信号来对上述MOS晶体管M1、M2、M3进行导通、截止控制。

具体而言，若使能信号“使能(Enable)”为低电平，则反相器11的输出信号变化为高电平而MOS晶体管M1、M2、M3被导通，作为从与输出端子Vo1、Vo2、Vo3连接的负载、电容器等吸取电荷的放电元件发挥功能。因此，MOS晶体管M1、M2、M3被设计为具有能够得到所需的放电速度的元件尺寸。虽然不特别限定，但在本实施方式中，MOS晶体管M1、M2、M3为同一大小。此外，可以代替反相器11而使用施密特触发电路。由此，能够避免进入端子CE的噪声引起的误动作。

接下来，使用图2A和图2B说明使用上述实施方式的放电用IC的系统的结构例。

图2A中，在将通过电源电路20生成的电压VOUT向对象系统30供给或者切断的电路中，在切断电源电路20时迅速地降低电压VOUT，从而防止对象系统30进行误动作。电源电路20也可以采用调节器、DC/DC转换器、其他的电源电路。

具体而言，在电源电路20和对象系统30的接地点设置电压稳定用的电容器C1，输入作为用于将电源电路20接通、切断的控制信号的使能信号“使能(Enable)”的电路中，如图2A的实线所示，设置连接电源电路20和电容器C1的连接节点N1与上述实施方式的放电用IC10的输出端子Vo1的布线L1，在电源电路20的切断时，通过放电用IC10使电容器C1的残留电荷放电，迅速地降低向对象系统30供给的电压VOUT。

此外，在想加快放电用IC的放电速度的情况下，如图2A的虚线所示，还设置将输出端子Vo2、Vo3连接到连接节点N1的布线L2、L3。在想使放电速度为中等程度的速度的情况下，将输出端子Vo1和Vo2或者Vo1和Vo3与连接节点N1连接即可。

图2A的结构中，输入到放电用IC10的芯片使能端子CE的信号是与用于将电源电路20接通、切断的信号相同的使能信号“使能(Enable)”。因此，若使能信号“使能(Enable)”变为低电平，电源电路20被切断，切断向对象系统30的供给，则放电用IC内的MOS晶体管M1立即被导通，电容器C1的残留电荷被吸取，节点N1的电位迅速地降低。

图2B是在有被供给通过电源电路20A生成的电压VOUT1的对象系统30A和被供给通过电源电路20B生成的电压VOUT2的对象系统30B的情况下，想要在切断电压VOUT1、VOUT2时迅速地降低电压VOUT1、VOUT2，从而防止对象系统30A、30B进行误动作，并且使VOUT1比VOUT2先下降的情况的结构例。

而且，图2B的电路中，如实线L1、L2所示，在节点N1连接有上述实施方式的放电用IC10的输出端子Vo1、Vo2，如实线L3所示，在连接节点N2连接有放电用IC的输出端子Vo3。根据这样的结构，能够在电源电路20A、20B的切断时，使电容器C1、C2的残留电荷放电，迅速地降低向对象系统30A、30B供给的电压VOUT1、VOUT2，且使VOUT1比VOUT2先下降。

具体而言，在电源电路20A和接地点之间设置有电容器C1，在电源电路20B和接地点之间设置有电容器C2。此外，图2B中，通过使能信号“使能(Enable)”将电源电路20A、20B接通、切断，然而也可以分别设置将电源电路20A、20B接通、切断的使能信号。

另外，图2A中的电源电路20以及图2B中的电源电路20A、20B具体而言，如图3A所示，构成为具备调节器REG、控制由调节器REG生成的电压VOUT的供给/切断的开关MOS晶体管MT1、接受使能信号“使能(Enable)”而生成控制晶体管MT1的栅极端子的信号的反相器21。

或者，如图3B所示，也可以将具有控制MOS晶体管MT2的栅极端子的差分放大器22、对MT2的漏极电压分压的电阻R1、R2、以及基准电压Vref，将通过电阻R1、R2分压后的电压施加到差分放大器22的反相输入端子，从而生成与基准电压Vref成比例的电压作为输出电压VOUT供给的简易的调节器作为电源电路20A、20B。该电路中，也可以通过使能信号“使能(Enable)”关闭差分放大器22来切断输出电压VOUT，且不需要开关用的MOS晶体管MT1。

图4A中示出将上述实施方式的放电用IC应用于电源系统的情况的结构例。

具体而言，在第1电源设备(DC/DC转换器或调节器LDO)20A的输出端子Vout连接有上述实施方式的放电用IC10的输出端子Vo1，在第2电源设备20B的输出端子Vout连接有上述实施方式的放电用IC10的输出端子Vo2、Vo3。放电用IC10的使能信号“使能(Enable)”与用于将电源设备20A、20B接通、切断的使能信号是共用的。

图4A的电源系统中，在通过使能信号“使能(Enable)”使2个电源设备20A、20B切断时，能够使与电源设备20A、20B的输出端子Vout连接的输出电压稳定用的电容器C1、C2的电荷放电，迅速地降低输出电压VoutA、VoutB。并且，图4A的电源系统中，在电源设备20B的输出端子Vout连接有放电用IC10的2个输出端子Vo2、Vo3，因此能够使VoutB比输出电压VoutA先下降。

以往的具有同样功能的电源系统中，通过分立部件(反相器、FET等)例如构成如图4B所示的放电电路。比较图4A和图4B可知，图4A的电源系统的部件数少。另外，图4B的以往系统中，作为放电用的MOS晶体管M11、M12需要准备尺寸不同的MOS晶体管，然而图4A的电源系统中准备一个放电用IC10即可，有部件管理变得容易的优点。

(变形例1)

上述实施方式的放电用IC10中，说明了将放电用的MOS晶体管M1、M2、M3设计为同一尺寸的元件，然而也可以将晶体管M1、M2、M3的尺寸例如设计为成1：2：3的比。通过使用这样设计的放电用IC10构成图5所示的电源系统，能够使电源(调节器)20A、20B、20C的输出电压VoutA、VoutB、VoutC按照VoutC→VoutB→VoutA的顺序下降。

(变形例2)

图6中示出上述实施方式的放电用IC10的第2变形例。

图6的变形例中，与放电用的MOS晶体管M1、M2、M3的每一个对应地设置芯片使能端子CE1、CE2、CE3和反相器11A、11B、11C。根据这样的结构，通过外部的微型计算机等系统控制装置控制输入到芯片使能端子CE1、CE2、CE3的使能信号“使能1、使能2、使能3”的定时，从而能够自由地设定晶体管M1、M2、M3的放电顺序。

(第2实施方式)

图7中示出第2实施方式的放电用IC10的结构以及应用例的系统。

该实施方式的放电用IC10如图7所示，在反转使能信号“使能”的反相器11和放电用的MOS晶体管M1、M2、M3的栅极端子之间，设置由电阻R1和电容器C1构成的延迟电路12、第2反相器13以及第3反相器14。为了不因进入延迟电路12的噪声等而使反相器14的输入信号变动从而放电用MOS晶体管M1、M2、M3的动作变得不稳定，第2反相器13也可以置换为施密特触发电路或者比较器。另外，第2反相器14用于调整逻辑，在控制电源电路(IC)的使能信号“使能”为低电平时电源电路接通的结构(没有反相器INV1的结构)的情况下也可以省略。

在与图7所示的系统具有同样功能的图2A、图2B的系统中，电源电路20和放电用的MOS晶体管M1～M3互补地接通、切断，但在接通、切断发生切换时，电源电路20和M1～M3有可能瞬间同时被接通，流过直通电流。

与此相对，图7所示的系统中设置有延迟电路12，所以能够在使开关MOS晶体管MT1截止之后使放电用的MOS晶体管M1～M3导通。因此，有能够可靠地防止在MT1和M1～M3中流过直通电流的优点。

(第3实施方式)

图8A、图8B中示出第3实施方式的放电用IC10的结构。

该实施方式的放电用IC10，除了提供反转使能信号“使能”的反相器11的接地电位的接地端子GND0以外，设置第2、第3接地端子GND1、GND2，在这些接地端子GND1、GND2连接放电用的MOS晶体管M1、M2的源极端子。

根据所述结构的放电用IC，如图8A所示，通过在接地端子GND1、GND2施加接地电位，能够使与输出端子Vo1、Vo2连接的电容器、负载的电荷分别放电。

另外，如图8B所示，通过将输出端子Vo2和接地端子GND1用虚线所示的布线L4以短路的方式连接，可以使MOS晶体管M1、M2成为串联方式而增加导通电阻，使放电速度与图8A的方式相比缓慢。

此外，图8B所示的布线L4也可以由芯片内部的铝布线构成。

以上，基于实施方式具体地说明了本发明者完成的发明，然而本发明不限于上述实施方式。例如上述实施方式的放电用IC中，示出了设置了2个或者3个放电用的MOS晶体管，然而晶体管的数量不限于2个或者3个，也可以设置4个以上。

另外，上述实施方式中，将输入到芯片使能端子CE的使能信号“使能”用反相器接收而供给到放电用的MOS晶体管M1、M2、M3的栅极端子，然而也可以构成为代替反相器而用或(OR)门等逻辑电路来接收使能信号“使能”。并且，上述实施方式中，说明了构成为放电专用的IC的情况，然而，本发明也能够利用于构成为具有调节器控制功能等其他功能的IC的一部分的情况。

Claims

1.一种电源系统，其特征在于，具备：放电用半导体集成电路和电源设备，

上述放电用半导体集成电路具备第1个以及第2个放电用元件、分别连接了上述第1个以及第2个放电用元件的一方的端子的第1个第一外部端子以及第2个第一外部端子、分别连接了上述第1个以及第2个放电用元件的另一方的端子的第1个第二外部端子以及第2个第二外部端子、能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子、输入从上述控制用外部端子输入的信号的逻辑电路、以及提供上述逻辑电路的接地电位的接地端子，

构成为，在上述放电用半导体集成电路的上述第1个以及第2个放电用元件的控制端子输入上述逻辑电路的输出信号，根据上述第1个以及第2个放电用元件被设为导通状态，从对应的上述第1个第一外部端子以及第2个第一外部端子吸取电荷，

上述电源设备的输出端子与上述放电用半导体集成电路的上述第1个第一外部端子连接，

上述放电用半导体集成电路的上述第1个第二外部端子与上述放电用半导体集成电路的上述第2个第一外部端子连接，第2个第二外部端子与上述接地电位连接。