JP4616362B2 - D/a変換回路 - Google Patents
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Description
図10のD/A変換回路100は、所定の基準電流Irを発生させる基準電流発生回路部101と、該基準電流発生回路部101で発生させた基準電流Irに応じた電流を生成し、D/A変換を行うために外部から入力された被変換データにおける下位のビットデータDiLに応じた電流を生成して出力する下位D/A変換回路部102とを備えている。
一方、定電流IMは、定電流ILの16倍であることから、状態Aから状態Bに遷移するときと、状態Bから状態Cに遷移するときに、電流IMtとILtを加算した電流に、図13で示しているようなグリッチがそれぞれ発生するという問題があった。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるD/A変換回路の例を示した回路図である。
図1において、D/A変換回路1は、所定の基準電流Irを発生させる基準電流発生回路部2と、該基準電流発生回路部2で発生させた基準電流Irに応じた電流を生成し、D/A変換を行うために外部から入力された被変換データにおける下位のビットデータDiLに応じた電流を生成して出力する下位D/A変換回路部3とを備えている。
デコーダ21からの制御信号SLxがローレベルのときは、PMOSトランジスタTL3xがオンして定電流源TL1xからの電流ILをすべて接地へ流してしまう。このため、このときのノードAの電圧はVoffになっており、該電圧Voffは、バイアス電圧Vbiと、PMOSトランジスタTL2xがオンして電流が流れ始めるときのゲート−ソース間電圧Vgsとを加算した電圧よりも小さく、PMOSトランジスタTL2xを介して電流が出力されることはない。
V1=(CLx×Vsw)/(C1+CLx)………………(1)
なお、上記(1)式では、C1は寄生容量C1の容量を、CLxはコンデンサCLxの容量をそれぞれ示している。
上記第1の実施の形態では、デコーダからの制御信号による電流をコンデンサを介してノードAに供給して、ノードAの電圧上昇が速くなるようにしたが、デコーダからの制御信号でスイッチング制御されるNチャネル型MOSトランジスタを介してノードAに例えば電源電圧Vddから電流を供給するようにして、ノードAの電圧上昇が速くなるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図5は、本発明の第2の実施の形態におけるD/A変換回路の例を示した回路図である。なお、図5では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
上記第1の実施の形態では、デコーダからの制御信号による電流をコンデンサを介してノードAに供給して、ノードAの電圧上昇が速くなるようにしたが、PMOSトランジスタTL31〜TL3n及びTM31〜TM3nを、デコーダからの制御信号に対してそれぞれ遅延してオンさせるようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図7は、本発明の第3の実施の形態におけるD/A変換回路の例を示した回路図である。なお、図7では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
2 基準電流発生回路部
3,3A,3B 下位D/A変換回路部
4,4A,4B 上位D/A変換回路部
5 電圧変換回路部
21,31 デコーダ
AL1〜ALn,AM1〜AMn,ALA1〜ALAn,AMA1〜AMAn,ALB1〜ALBn,AMB1〜AMBn 定電流源回路
CL1〜CLn,CM1〜CMn コンデンサ
TL11〜TL1n,TL21〜TL2n,TL31〜TL3n,TM11〜TM1n,TM21〜TM2n,TM31〜TM3n PMOSトランジスタ
TL41〜TL4n,TM41〜TM4n NMOSトランジスタ
DL1〜DLn,DM1〜DMn 出力遅延調整回路
Claims (2)
- D/A変換が行われる複数ビットの被変換データを2分して得られる下位のビットデータに応じた電流を生成して出力する、該下位のビットデータを所定の方法でデコードして得られた制御信号に応じて所定の定電流ILを生成して出力する複数の定電流源回路を備えた下位D/A変換回路部と、該被変換データを2分して得られる上位のビットデータに応じた電流を生成して出力する、該上位のビットデータを所定の方法でデコードして得られた制御信号に応じて所定の定電流IMを生成して出力する複数の定電流源回路を備えた上位D/A変換回路部とを有し、上記下位D/A変換回路部及び該上位D/A変換回路部からの各出力電流を加算して所定の出力端子から出力する電流加算型のD/A変換回路において、
上記各定電流源回路は、
所定の定電流を出力する定電流源をなす第1のトランジスタと、
該第1のトランジスタから出力された定電流を上記出力端子に出力する第2のトランジスタと、
対応する上記制御信号の信号レベルにおける所定の一方向の変化に対してのみ遅延を行う遅延回路と、
該遅延回路を介して入力される対応する上記制御信号に応じて上記第1のトランジスタからの定電流をバイパスして、上記第2のトランジスタからの電流出力を停止させる第3のトランジスタと、
をそれぞれ備えることを特徴とするD/A変換回路。 - 上記遅延回路は、対応する上記制御信号の信号レベルにおけるハイレベルからローレベルへの立ち下がりを、所定の時間遅延させて上記第3のトランジスタに出力することを特徴とする請求項1記載のD/A変換回路。
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