JP2010028424A - リセット信号生成回路 - Google Patents

Abstract

【課題】電源電圧が変動したときに不完全な短いパルスのリセット信号が出力されることを防止するリセット信号生成回路を提供する。
【解決手段】ノードＢはパワーオンリセット時にはハイレベル、動作時にはローレベルである。動作時に電源（Ｖｃｃ）が変動してノードＣが一瞬でもハイレベルになるとスイッチ素子ＭＮ５０がオンし、ノードＢをローレベルに引き下げ、安定したローレベルのリセット信号ＲＳＴ１を出力する。ノードＢがローレベルになるとスイッチ素子ＭＮ５１は遅延してオフになり、容量１０４と１０５は充電回路１１２により徐々に充電される。ノードＢの電位がインバータ回路１０６のスレッシュホールドレベルを超えるとリセット信号ＲＳＴ１はハイレベルに戻りリセットが解除され、スイッチ素子ＭＮ５０はオフ、スイッチ素子ＭＮ５１はオン状態に戻る。
【選択図】図１

Description

本発明は、リセット信号生成回路に関する。特に、電源電圧の変化を検出して自動的にリセットパルスを出力するリセット信号生成回路に関する。

近年、携帯機器が普及したことでマイクロコンピュータ等の半導体集積回路に供給する電源もバッテリー駆動のものが多くなってきている。バッテリー駆動の場合、携帯機器の使用する時間に伴ってバッテリーの電荷を消費し半導体集積装置の電源電圧が十分長い時間をかけて下がっていく。このとき電源電圧がたとえ低下してもマイクロコンピュータが暴走しないことが求められている。この様な観点から、電源電圧の低下を検出してリセット信号を出力するリセット信号生成回路がマイクロコンピュータなどの半導体集積回路で用いられるようになって来ている。

図３は、特許文献１に記載の従来のリセット信号生成回路のブロック図である。この従来のリセット信号生成回路は、電源電圧Ｖｃｃを抵抗Ｒ１と抵抗Ｒ２で分圧した電圧Ｖｉｎ１を基準電圧発生回路１５から得た基準電圧Ｖｒｅｆとコンパレータ１２で電圧比較を行う。コンパレータ１２は、何らかの理由で、電源電圧Ｖｃｃが瞬時でも低下し、分圧した電圧が基準電圧より低くなれば、ＮチャネルＭＯＳトランジスタで構成されるスイッチＳＷ０をオンさせ、容量Ｃ０に蓄積した電荷を放電し、シュミット回路１４は、ローレベルのリセット信号ＲＥＳを出力する。このリセット信号ＲＥＳがローレベルである期間は、電源電圧Ｖｃｃの電圧が復帰した後も、定電流回路ＩＯにより容量ＣＯが徐々に充電され、シュミット回路１４の論理しきい値電圧を超えるまで継続する。したがって、電源電圧が瞬時的に低下した場合にも一定の長さのリセット信号を生成することにより、システムが誤動作するのを回避することができると特許文献１には、記載されている。
特開２００１−２８５０４６号公報

しかし、本発明者の検討によれば、ノイズにより電源電圧が変動すると、この従来のリセット信号生成回路によっても、なお、短いリセットパルスが出力される可能性があることがわかった。図３のリセット信号生成回路１において、電源電圧Ｖｃｃが、一定の電圧より低下しない限り、スイッチＳＷ０がオンすることはない。しかし、ＬＳＩが動作中に何らかの原因によるノイズにより電源電圧Ｖｃｃが瞬時に上昇すると、電源電圧Ｖｃｃで動作するシュミット回路１４の論理しきい値電圧も瞬時に上昇する。しかし、シュミット回路１４の入力電圧であるＶｉｎ２はグランドに容量ＣＯを介して接続されているために、電源電圧Ｖｃｃが瞬時に上昇してもＶｉｎ２は前の電圧を維持する。従って、電源電圧Ｖｃｃが瞬時に上昇しシュミット回路１４の論理しきい値電圧もそれにつれて瞬時に上昇した場合には、入力電圧Ｖｉｎ２がシュミット回路１４の論理しきい値電圧を下回ってしまう場合が考えられる。

特に、コンパレータ１２が反転するぎりぎりの電圧まで電源電圧Ｖｃｃが低下している場合、コンパレータ１２の出力電圧は中間電位となり、ＮチャネルＭＯＳトランジスタで構成されるスイッチＳＷ０はハーフオンの状態になり、入力電圧Ｖｉｎ２がシュミット回路１４の論理しきい値電圧よりわずかに高い電圧になる場合がある。この場合はわずかなノイズでも容易にシュミット回路１４は反転する。

この場合、リセット信号ＲＥＳがローレベルとなりリセット信号が出力されるが、スイッチＳＷ０は完全にはオンしておらず、Ｖｉｎ２も以前の電圧を保ったままなので、電源電圧Ｖｃｃの電圧が元に戻ると、シュミット回路１４の論理しきい値電圧は元に戻り、リセット信号ＲＥＳも元のハイレベルに戻ってしまう。この場合、定電流回路ＩＯと容量Ｃ０で構成する時定数回路は働かないので、リセット信号ＲＥＳは短いパルスになってしまう。この短いパルスのリセット信号では、半導体集積回路内の全回路をリセットするために必要なリセットパルス幅が得られず、不十分なリセット状態となり、半導体集積回路は誤動作を起こし暴走してしまう恐れもある。

本発明の１つのアスペクト（側面）に係るリセット信号生成回路は、電源の電圧を検出する電源電圧検出回路と、第１のノードと基準電位の間に接続された第１の容量と、前記第１のノードに接続され前記第１の容量を定電流で充電する充電回路と、前記第１のノードに接続され前記電源電圧検出回路が前記電源の電圧低下を検出したときに前記第１の容量の電荷を放電する第１のスイッチ素子と、前記第１のノードの電圧レベルを判定し第１のノードの電圧レベルが低いと判定したときにリセット信号を出力する波形生成回路と、を備えたリセット信号生成回路であって、前記波形生成回路が、一端が前記第１のノードに接続され前記第１のノードの電圧レベルが低いと判定したときにオンする第２のスイッチ素子と、前記第１の容量と前記第２のスイッチ素子を介して並列接続された第２の容量と、前記リセット信号を出力していないときに前記第２の容量を放電する第３のスイッチ素子と、を備えている。

本発明によれば、電源電圧がノイズ等により変動した場合であっても、不完全な短いパルス幅のリセット信号が出力されることを防止することができる。

本発明の実施形態の概要について、必要に応じて図面を参照して説明する。

図１に記載の本発明の一実施形態であるリセット信号生成回路は、電源Ｖｃｃの電圧を検出する電源電圧検出回路１５０と、第１のノードＢと基準電位（グランド）の間に接続された第１の容量１０４と、第１のノードＢに接続され第１の容量１０４を定電流で充電する充電回路１１２と、第１のノードＢに接続され電源電圧検出回路１５０が電源の電圧低下を検出したときに第１の容量１０４の電荷を放電する第１のスイッチ素子ＭＮ５２と、第１のノードＢの電圧レベルを判定し第１のノードＢの電圧レベルが低いと判定したときにリセット信号ＲＳＴ１を出力する波形生成回路１５２と、を備えたリセット信号生成回路であって、波形生成回路１５２が、一端が第１のノードＢに接続され第１のノードＢの電圧レベルが低いと判定したときにオンする第２のスイッチ素子ＭＮ５０と、第１の容量１０４と第２のスイッチ素子ＭＮ５０を介して並列接続された第２の容量１０５と、リセット信号ＲＳＴ１を出力していないときに第２の容量１０５を放電する第３のスイッチ素子ＭＮ５１と、を備えている。

上記構成によれば、波形生成回路１５２がＢ点の電位を低いと判定してリセット信号を出力するときには、第２のスイッチ素子ＭＮ５０がオンして、Ｂ点に充電回路１１２から充電した電荷を容量１０５に移動させ、さらに第３のスイッチ素子ＭＮ５１を介して放電する。従って、リセット信号を出力するときは、Ｂ点の電位が引き下げられるので、安定したパルスのリセット信号を出力することができる。

また、ノイズ等により電源電圧が大きく変動する場合はシステムが誤動作を生じる可能性が高いと言える。このような場合、上記構成によれば、フェイルセーフの考えに立って、確実にシステムをリセットすることができるので、致命的な誤動作を防ぐこともできる。

また、図１に記載の一実施形態のリセット信号生成回路において、波形生成回路１５２は、入力端子が第１のノードＢに接続されたインバータ回路１０６を含み、インバータ回路１０６の出力信号に基づいて、リセット信号ＲＳＴ１を出力し、第２、第３のスイッチ素子（ＭＮ５０、ＭＮ５１）のオンオフを制御することができる。

インバータ回路１０６の出力信号に基づいて、リセット信号が出力され、第１のノードＢの電圧を引き下げるスイッチ素子ＭＮ５０、ＭＮ５１のオンオフが制御されるようにすれば、リセット信号を出力するときは、必ず、一定幅のリセットパルスが得られることになる。

また、図１に記載の一実施形態のリセット信号生成回路は、インバータ回路１０６の出力信号がローレベルになったときに第３のスイッチ素子ＭＮ５１をオンさせ、インバータ回路１０６の出力信号がハイレベルになったときに遅延して第３のスイッチ素子ＭＮ５１をオフさせるスイッチ駆動回路（１０９、１１３）を含むことができる。

上記スイッチ駆動回路（１０９、１１３）を設け、インバータ回路１０６の出力信号がハイレベルになったときに第３のスイッチ素子ＭＮ５１がオンしており、第２のスイッチ素子ＭＮ５０、第３のスイッチ素子ＭＮ５１を介して第１のノードＢの電位を確実に基準電位（グランド）まで引き下げることができ、安定したリセット信号を出力することができる。また、インバータ回路１０６の出力信号がハイレベルになったときに遅延して第３のスイッチ素子ＭＮ５１がオフするのであれば、リセット時にＢ点が基準電位（グランド）にショートしたままになることはないので、充電回路１１２が容量１０４、１０５を充電すれば、リセット状態は解除されることになる。

また、図１に記載の一実施形態のリセット信号生成回路は、スイッチ駆動回路（１０９、１１３）が、基準電位（グランド）に接続された定電流回路１１３と、電源Ｖｃｃと定電流回路１１３とに接続され第３のスイッチ素子ＭＮ５１を駆動する定電流駆動インバータ回路１０９と、を含むことができる。

また、図１に記載の一実施形態のリセット信号生成回路は、第１乃至第３のスイッチ素子（ＭＮ５２、ＭＮ５０、ＭＮ５１）がＮチャネルＭＯＳトランジスタで構成され、前記インバータ回路１０６、及び定電流駆動インバータ回路１０９がＣＭＯＳインバータで構成され、第２のスイッチ素子ＭＮ５０及び定電流駆動インバータ回路１０９がインバータ回路１０６の出力信号と同相信号１０８により駆動される。

また、図１に記載の一実施形態のリセット信号生成回路は、インバータ回路１０６を第１のインバータ回路１０６としたときに、第１のインバータ回路１０６の後段に直列接続された第２、第３のインバータ回路（１０７、１０８）と、第３のインバータ回路１０８の出力信号が接続されたシュミット回路１１０とを備え、リセット信号ＲＳＴ１は、シュミット回路１１０の出力信号に基づいて生成され、第３のインバータ回路１０８の出力信号が第２のスイッチ素子ＭＮ５０のゲートと、定電流駆動インバータ回路１０９のゲートとに接続することができる。

また、図１に記載の一実施形態のリセット信号生成回路は、電源Ｖｃｃと基準電位（グランド）との間に充電回路１１２と、第１の容量１０４と、が直列接続されている構成とすることができる。

また、図１に記載の一実施形態のリセット信号生成回路は、第１のスイッチ素子ＭＮ５２が、第１の容量１０４と並列接続され、電源電圧検出回路１５０の出力信号によりオンオフが制御されるものとすることができる。

また、図１に記載の一実施形態のリセット信号生成回路は、第２の容量１０５は、第２のスイッチ素子ＭＮ５０の他端と、基準電位との間に接続されているものとすることができる。

また、図１に記載の一実施形態のリセット信号生成回路は、第３のスイッチ素子ＭＮ５１が第２の容量１０５と並列接続されているものとすることができる。

以下、実施形態に即し、図面を参照して詳しく説明する。

［実施形態１］
図１は、本発明の実施形態１のリセット信号生成回路のブロック図である。図１のリセット信号生成回路の構成について説明する。実施形態１のリセット信号生成回路５０は、電源電圧が所定の電圧より低下しているか否かを検出する電源電圧検出回路１５０と、電源電圧検出回路１５０が電源電圧の低下を検出したときに第１のノードＢの電位を一定の時間ローレベルにする時定数回路１５１と、リセット信号を出力するときにそのパルス幅を一定にする波形生成回路１５２とを備えている。

電源電圧検出回路１５０は、電源電圧Ｖｃｃを分圧する抵抗１００と１０１と、基準電源１０２と、分圧した電圧Ｖｄがマイナス入力に、基準電源１０２が出力する電圧Ｖｅがプラス入力に入力され、両者の電圧を比較するコンパレータ１０３を備えている。コンパレータ１０３は、電圧Ｖｅが電圧Ｖｄより低いときにローレベル、高いときにハイレベルの出力電圧をノードＡに出力する。

また、時定数回路１５１は、コンパレータ１０３がハイレベルを出力するとオンする第１のスイッチ素子ＭＮ５２と、第１のノードＢを定電流で充電する充電回路１１２と、第１のノードＢと基準電位（グランド電位）との間に接続された第１の容量１０４とを備えている。この第１のスイッチ素子ＭＮ５２はＮチャネルＭＯＳトランジスタで構成されており、ゲートがコンパレータ１０３の出力に、ドレインソース端の一端が第１のノードＢに、他端が基準電位に接続されている。図１では、基準電位はグランドにしているが、基準とする電位であれば、グランド以外の電位でもよい。

波形生成回路１５２は、第１のノードＢとノードＣとの間に縦続接続されたインバータ１０６、１０７、１０８と、ノードＣを入力とするシュミット回路１１０、シュミット回路１１０の出力を反転してリセット信号ＲＳＴ１を出力するインバータ１１１を備えている。なお、リセット信号ＲＳＴは、リセット時にローレベルとなり、リセット時以外にハイレベルとなるリセット信号である。

また、波形生成回路１５２は、第２のスイッチ素子ＭＮ５０と、第１のノードＢと第２のスイッチ素子ＭＮ５０を介して一端が接続され他端が基準電位（グランド）に接続された第２の容量１０５と、第２の容量１０５と並列接続された第３のスイッチＭＮ５１と、第３のスイッチ素子ＭＮ５１を駆動するスイッチ駆動回路（１０９、１１３）を備えている。第２、第３のスイッチ素子ＭＮ５０、ＭＮ５１は共にＮチャネルＭＯＳトランジスタで構成され、第２のスイッチ素子ＭＮ５０のゲートはインバータ１０８の出力に接続されている。また、スイッチ駆動回路（１０９、１１３）は、基準電位（グランド）に定電流を流し込む定電流回路１１３と、電源がＶｃｃと定電流回路１１３とに接続された定電流駆動インバータ回路１０９から構成されている。なお、定電流駆動インバータ回路１０９のゲートはインバータ１０８に接続されている。なお、インバータ１０６、１０７、１０８、１１１、定電流駆動インバータ回路１０９はＣＭＯＳインバータで構成されている。

第１のノードＢとノードＣとの間にインバータを３段縦続接続しているので、入力端子が第１のノードＢに接続される第１のインバータ回路１０６の論理しきい値をノードＢの電圧が少しでも超えれば、縦続接続された３段目のインバータである第３のインバータ回路１０８が出力するノードＣの電圧は確実にＶｃｃレベルまたはグランドレベルまで振幅が得られるようにしている。また、第２のインバータ回路１０７の論理しきい値は第１のインバータ回路１０６の論理しきい値より低く、第３のインバータ回路１０８の論理しきい値は第２のインバータ回路１０７の論理しきい値より高い電圧に設定されている。従って、第１のノードＢの電圧が少しでも第１のインバータ回路１０６の論理しきい値を下回った場合は、ノードＣの電圧は迅速にＶｃｃまで上昇する。

次に、このリセット信号生成回路の動作について、図２の動作波形図を参照して説明する。

初期状態では、電源電圧Ｖｃｃは、電源電圧検出回路が電源電圧の低下を検出する電圧よりわずかに高い電圧であるとする。すなわち、電源電圧Ｖｃｃを抵抗１００と１０１とで分圧した電圧Ｖｄは、基準電源１０２の出力する基準電圧Ｖｅよりわずかに高電圧である。すると、コンパレータ１０３はＶｃｃレベル２０２よりグランドレベル２０１に近い中間電圧を出力し、ノードＡはローレベルに近い中間電位となる。そのため、ＮチャネルＭＯＳトランジスタで構成される第１のスイッチ素子ＭＮ５２はハーフオンの状態となる。充電回路１１２から定電流で充電される電流は、ハーフオンの状態にある第１のスイッチ素子ＭＮ５２を介して基準電位（グランド）へ流れるが、第１のスイッチ素子ＭＮ５２のオン抵抗が十分大きいので、第１のノードＢの電圧は、電源電圧Ｖｃｃ２０２とグランド電位２０１の中間電位にある第１のインバータ回路１０６の論理しきい値２００よりわずかに高い電位にある。従って第１、第２、第３のインバータ回路１０６、１０７、１０８でバッファリングしたノードＣの電圧は、グランドレベルになる。このとき、ノードＤの電位はＶｃｃレベルとなり、リセット信号ＲＳＴ１はＶｃｃレベル（非リセット状態）を出力する。また、第２のスイッチ素子ＭＮ５０はオフ、第３のスイッチ素子ＭＮ５１はオンとなるので、容量１０５の電荷はすべてグランドに放電され、第１の容量１０４は第２の容量１０５から切り離される。

次に、タイミングＴ１０の期間、電源電圧Ｖｃｃは１回目のノイズによる電圧変動２０３を受ける。なお、この図２の動作波形図では、電源電圧Ｖｃｃがノイズによる電圧変動を受けた場合であっても電圧Ｖｄが電圧Ｖｅより若干高電圧であることは変わらないので、ノードＡの電圧は、ローレベルに近い中間電位を維持し、第１のスイッチ素子ＭＮ５２はハーフオンの状態を保持するものとする。

タイミングＴ５で電源電圧Ｖｃｃが急激に上昇すると、電源電圧Ｖｃｃから電源の供給を受ける第１のインバータ回路１０６の論理しきい値も、電源電圧Ｖｃｃの電圧上昇につれて電圧上昇する。一方、ノードＢの電位は、基準電位（グランド）との間に第１の容量１０４があるため、急激には変化しない。それまで、ノードＢの電位は、第１のインバータ回路１０６の論理しきい値を若干上回るだけであったので、この電源変動によって、容易にノードＢの電位は、第１のインバータ回路１０６の論理しきい値を下回ることとなる。第１のインバータ回路１０６の論理しきい値を少しでも下回ると、前に説明したように、第２のインバータ回路１０７の論理しきい値は第１のインバータ回路１０６の論理しきい値より低く、第３のインバータ回路１０８の論理しきい値は第２のインバータ回路１０７の論理しきい値より高い電圧に設定されているので、迅速にノードＣの電位はＶｃｃレベルまで上昇する。するとまず第１に、ＮチャンネルＭＯＳトランジスタで構成される第２のスイッチ素子ＭＮ５０がオンする。第３のスイッチ素子ＭＮ５１はオン状態にあり、第２の容量１０５は放電状態にあるので、第１のノードＢの電位はグランド電圧まで引き下げられる。従って、ノードＣの電位は安定したＶｃｃレベルとなる。ノードＣの電位がＶｃｃになると、シュミット回路１１０とインバータ１１１を介してリセット信号ＲＳＴ１はローレベルとなり、リセット信号を出力する。また、ノードＣの電位がＶｃｃになると、定電流駆動インバータ回路１０９のＮチャネルＭＯＳトランジスタＭＮ５４が導通を開始するが、ＮチャネルＭＯＳトランジスタＭＮ５４の電源は定電流回路１１３から供給されているので、ノードＤの電位は徐々にしか低下しない。従って、第３のスイッチ素子ＭＮ５１はオン状態をしばらく維持する。

次に、タイミングＴ６で、ノードＤの電位がグランドレベルまで低下し、第３のスイッチ素子ＭＮ５１がオフする。すると、充電回路１１２から供給される電流により、第１の容量１０４、第２の容量１０５が充電を開始するので、第１のノードＢの電位は徐々に上昇を開始する。

次に、タイミングＴ１１の期間、電源電圧Ｖｃｃは２回目のノイズによる電圧変動２０３を受ける。タイミングＴ７の直前のタイミングでは、ノードＢが第１のインバータ回路１０６の論理しきい値に近い電圧まで充電されているものとする。タイミングＴ７で電源電圧Ｖｃｃが若干下降すると、第１のインバータ回路１０６の論理しきい値が電源電圧Ｖｃｃの下降につれて電圧降下する。すると、ノードＢは第１のインバータ回路１０６の論理しきい値を超え、ノードＣの電位はグランドレベルまで低下する。すると、第２のスイッチ素子ＭＮ５０はオフし、ノードＤの電位もＶｃｃレベルに上昇するので、第３のスイッチ素子ＭＮ５１がオンし、第２の容量１０５に蓄積された電荷はグランドへ放電される。しかし、ノードＢの電位は充電回路１１２による充電を継続する。また、リセット端子ＲＳＴ１からは、ハイレベルが出力される。

次に、タイミングＴ８で、電源電圧Ｖｃｃが上昇（またはタイミングＴ７での電圧下降から回復）すると、電源電圧Ｖｃｃから電源の供給を受ける第１のインバータ回路１０６の論理しきい値も、電源電圧Ｖｃｃの電圧上昇（電圧回復）につれて上昇（回復）する。一方、ノードＢの電位は、急激には変化しない。タイミングＴ７以降、ノードＢの電位は、第１のインバータ回路１０６の論理しきい値を若干上回っていたが、この電源変動（電圧の回復）によって、ノードＢの電位は、第１のインバータ回路１０６の論理しきい値を下回ることとなる。第１のインバータ回路１０６の論理しきい値を少しでも下回ると、ノードＣの電位は迅速にＶｃｃレベルまで上昇する。すると、ＮチャンネルＭＯＳトランジスタで構成される第２のスイッチ素子ＭＮ５０がオンする。第３のスイッチ素子ＭＮ５１はオン状態にあり、第２の容量１０５は放電状態にあるので、第１のノードＢの電位はグランド電圧まで引き下げられる。従って、ノードＣの電位は安定したＶｃｃレベルとなる。ノードＣの電位がＶｃｃになると、シュミット回路１１０とインバータ１１１を介してリセット信号ＲＳＴ１はローレベルとなり、リセット信号を再び出力する。また、ノードＣの電位がＶｃｃになると、定電流駆動インバータ回路１０９のＮチャネルＭＯＳトランジスタＭＮ５４が導通を開始するが、ＮチャネルＭＯＳトランジスタＭＮ５４の電源は定電流回路１１３から供給されているので、ノードＤの電位は徐々にしか低下しない。従って、第３のスイッチ素子ＭＮ５１はオン状態をしばらく維持する。

次に、タイミングＴ９で、ノードＤの電位がグランドレベルまで低下し、第３のスイッチ素子ＭＮ５１がオフする。すると、充電回路１１２から供給される電流により、第１の容量１０４、第２の容量１０５が充電を開始するので、第１のノードＢの電位は再び上昇を開始する。

その後、タイミングＴ１２で電源電圧Ｖｃｃは、ノイズによる３回目の電圧変動２０３を受けているが、ノードＢの電位が第１のインバータ回路１０６の論理しきい値２００を常に下回っているため、リセット状態は解除されない。最終的に、ノードＢの電位が電源変動を受けないときの第１のインバータ回路１０６の論理しきい値２０５を上回ってリセット状態は解除され、初期状態と同じ状態に戻る。以上述べた動作により、たとえ、電源電圧の変動があっても、少なくとも電源変動が収まり最後に出力されるリセットパルスは、半導体集積回路全体を初期化するに十分なパルス幅を得ることができる。

次に、本発明において十分なパルス幅のリセット信号は、以下の計算式に基づいて回路を設計することにより得られる。

第１の容量１０４と第２の容量１０５の容量値の合計をＣ１、充電回路１１２から充電する電流値をＩ１、ＮチャネルＭＯＳトランジスタＭＮ５２の放電する電流値をＩ２、電源変動によるインバータの論理しきい値の変動の下限電圧をＶｔｈｌとすると、リセットパルス幅Ｔ１３は、以下の式（１）により求められる。

Ｔ１３＝（Ｃ１×Ｖｔｈｌ）／（Ｉ１−Ｉ２）・・・・・・式（１）

上記式（１）により、半導体集積装置に必要なリセット期間を確保することができる。例えば、５ｕＳ以上のパルス幅を確保する場合、Ｃ１＝１ｐＦ、Ｖｔｈｌ＝１Ｖ、Ｉ１−Ｉ２＝０．２ｕＡと設定すると、式（１）よりＴ１３＝（１ｐＦ×１Ｖ）／０．２ｕＡ＝５ｕＳとなり、５ｕＳ以上のリセットパルス幅を確保できる。

なお、上記の動作説明では、ノイズを受けないときの電源電圧Ｖｃｃが基準電圧をわずかに上回る場合について説明した。このような場合は、わずかな電源変動によってもリセット信号生成回路が反転しやすいからである。しかし、本発明の効果はこのような場合に限られるものではない。電源電圧Ｖｃｃが正常な電位にあり、コンパレータ１０３がはっきりとしたローレベルを出力し、第１のノードＢの電位がほぼＶｃｃレベルにあるときでも、大きな電源ノイズにより、電源電圧Ｖｃｃが２倍以上の電圧に急上昇する場合は、リセット信号生成回路は反転する。もちろんこのような大幅な電源変動があった場合、回路の正常動作は期待できない。本発明によれば、このような場合、確実なパルス幅のリセット信号を出力するのでフェイルセーフの考え方によって、誤動作を防ぐことができる。一方、図３のような従来のリセット信号生成回路では、このような場合、リセット回路が機能したとしても不完全なリセット信号しか出力されないので、誤動作を救済することはできない。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施形態によるリセット信号生成回路のブロック図である。 本発明の一実施形態によるリセット信号生成回路の動作波形図である。 従来のリセット信号生成回路のブロック図である。

符号の説明

１、５０：リセット信号生成回路
１１：抵抗分割回路
１２、１０３：コンパレータ
１３：時定数回路
１４、１１０：シュミット回路
１５：基準電圧発生回路
１００、１０１、Ｒ１、Ｒ２：抵抗
１０２：基準電源
１０４、１０５、ＣＯ：容量
１０６：第１のインバータ回路
１０７：第２のインバータ回路（論理しきい値の低いインバータ）
１０８：第３のインバータ回路（論理しきい値の高いインバータ）
１０９：定電流駆動インバータ回路
１１１：インバータ
１１２：充電回路
１１３：定電流回路
１５０：電源電圧検出回路
１５１：時定数回路
１５２：波形生成回路
２００：第１のインバータ回路１０６の論理しきい値
２０１：グランドレベル
２０２：Ｖｃｃレベル
２０３：Ｖｃｃ電源ノイズ
２０４：第１のインバータ回路１０６が電源変動を受けた場合の論理しきい値の下限値（２００の下限値）
２０５：第１のインバータ回路１０６が電源変動を受けないときの論理しきい値
Ｉ０：定電流回路
ＳＷ０：スイッチ
Ｖｒｅｆ：基準電圧
ＭＮ５０：第２のスイッチ素子（ＮチャネルＭＯＳトランジスタ）
ＭＮ５１：第３のスイッチ素子（ＮチャネルＭＯＳトランジスタ）
ＭＮ５２：第１のスイッチ素子（ＮチャネルＭＯＳトランジスタ）
ＭＰ５３：ＰチャネルＭＯＳトランジスタ
ＭＮ５４：ＮチャネルＭＯＳトランジスタ
ＲＳＴ１：リセット信号

Claims (10)

1. 電源の電圧を検出する電源電圧検出回路と、
   第１のノードと基準電位の間に接続された第１の容量と、
   前記第１のノードに接続され、前記第１の容量を定電流で充電する充電回路と、
   前記第１のノードに接続され、前記電源電圧検出回路が前記電源の電圧低下を検出したときに前記第１の容量の電荷を放電する第１のスイッチ素子と、
   前記第１のノードの電圧レベルを判定し、第１のノードの電圧レベルが低いと判定したときにリセット信号を出力する波形生成回路と、
   を備えたリセット信号生成回路であって、
   前記波形生成回路が、
   一端が前記第１のノードに接続され、前記第１のノードの電圧レベルが低いと判定したときにオンする第２のスイッチ素子と、
   前記第１の容量と前記第２のスイッチ素子を介して並列接続された第２の容量と、
   前記リセット信号を出力していないときに前記第２の容量を放電する第３のスイッチ素子と、を備えたリセット信号生成回路。
2. 前記波形生成回路は、入力端子が第１のノードに接続されたインバータ回路を含み、前記インバータ回路の出力信号に基づいて、前記リセット信号を出力し、第２、第３のスイッチ素子のオンオフを制御する請求項１記載のリセット信号生成回路。
3. 前記インバータ回路の出力信号がローレベルになったときに前記第３のスイッチ素子をオンさせ、前記インバータ回路の出力信号がハイレベルになったときに遅延して前記第３のスイッチをオフさせるスイッチ駆動回路を含む請求項２記載のリセット信号生成回路。
4. 前記スイッチ駆動回路が、前記基準電位に接続された定電流回路と、前記電源と前記定電流回路とに接続され前記第３のスイッチ素子を駆動する定電流駆動インバータ回路と、を含む請求項３記載のリセット信号生成回路。
5. 前記第１乃至第３のスイッチ素子がＮチャネルＭＯＳトランジスタで構成され、前記インバータ回路、及び定電流駆動インバータがＣＭＯＳインバータで構成され、前記第２のスイッチ素子及び前記定電流駆動インバータ回路が前記インバータ回路の出力信号と同相信号により駆動される請求項４記載のリセット信号生成回路。
6. 前記インバータ回路を第１のインバータ回路としたときに、前記第１のインバータ回路の後段に直列接続された第２、第３のインバータ回路と、第３のインバータ回路の出力信号が接続されたシュミット回路とを備え、前記リセット信号は、前記シュミット回路の出力信号に基づいて生成され、前記第３のインバータ回路の出力信号が前記第２のスイッチ素子のゲートと、前記定電流駆動インバータ回路のゲートとに接続されている請求項５記載のリセット信号生成回路。
7. 前記電源と前記基準電位との間に前記充電回路と、前記第１の容量と、が直列接続されている請求項１乃至６いずれか１項記載のリセット信号生成回路。
8. 前記第１のスイッチ素子が、前記第１の容量と並列接続され、前記電源電圧検出回路の出力信号によりオンオフが制御される請求項１乃至７いずれか１項記載のリセット信号生成回路。
9. 前記第２の容量は、前記第２のスイッチ素子の他端と、前記基準電位との間に接続されている請求項１乃至８いずれか１項記載のリセット信号生成回路。
10. 前記第３のスイッチ素子が前記第２の容量と並列接続されている請求項１乃至９いずれか１項記載のリセット信号生成回路。

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