JP2012205310A - 選択可能閾値リセット回路 - Google Patents

Abstract

【課題】低電圧試験のためのリセット回路及び方法を提供する。
【解決手段】低電圧試験回路１２５と、システム１００および２００と、集積回路パッケージ１０４および２０４における回路１２７の低電圧試験を実行する方法が、電源電圧の一部分である電圧を生成する電圧分割ラダー３２０、一部分を基準電圧と比較する比較器３１０、電圧分割ラダーのトポロジーを制御し、それによって一部分の値を変更するスイッチ３５０を含む、選択可能閾値リセット回路１２５を含み、スイッチは製品試験装置１０２および２０２からの信号によって制御され、信号は、選択可能閾値リセット回路のリセット閾値を標準リセット閾値未満に低減されるようにして、標準リセット閾値未満の電源電圧で回路を試験することを可能にする。
【選択図】図１

Description

本発明は、概してリセット回路に関するものであり、さらに詳しくは集積回路パッケージ内の回路の低電圧試験の間に使用され得るリセット回路に関する。

パッケージングされた集積回路は、パッケージングを構成するセラミック、プラスチック絶縁体、または樹脂に典型的に封入される少なくとも１つのダイを備える。１つまたは複数の回路がダイに集積される。標準的に封入されたダイについて、ダイ上の回路とパッケージング外部の位置との間の信号の唯一の結合は、パッケージングを通る金属ピンを用いて行なわれる。しかしながら、金属ピンに現れないパッケージング内に存在する信号がある。よって、通常の方法でパッケージングされた集積回路について、パッケージング内にのみ存在する信号には、容易にアクセスできない。

ダイのパッケージング後、公称電源電圧未満の電圧でも適切に動作しているかを判定するために、ダイ上の回路を試験する必要があり得る。これは、低電圧試験と呼ばれ、ゲート酸化膜にストレスを与えるために用いられる高電圧試験とは対照的に、低電圧試験は、回路が速度およびタイミング要求を満たすことを保障するために用いられる。これは、アフターパッケージング、またはパッケージレベル試験とも呼ばれ、この試験において、唯一のアクセス可能な試験点はパッケージングを通る金属ピンであり、これは、ダイ上のさらなる位置が試験点としてアクセス可能なチッププロービング、またはウェハレベル試験とは対照的である。

デジタル回路の電源の電圧が特定レベル（リセット閾値電圧）未満になる時、デジタル回路が予想とおりに動作することを信頼することはできない。従って、低電圧検出回路は、電源をモニタし、電源電圧の電圧が低くなり過ぎる前にデジタル回路を強制的にリセットするために用いられる。他の回路をリセットする低電圧検出回路は、リセット回路またはパワーオンリセット（ｐｏｗｅｒ−ｏｎ ｒｅｓｅｔ：ＰＯＲ）回路と呼ばれる。電源電圧がリセット閾値電圧未満である時、リセット回路は、デジタル回路を強制的にリセットするリセット（ＲＥＳＥＴ）信号を出力し、これはデジタル回路をオフにすることを含む。デジタル回路がリセットされる時であっても、デジタル回路が適切に動作することが重要である。アフターパッケージング、またはパッケージレベル試験は、デジタル回路がリセットされる時に、デジタル回路が適切に動作するかを試験すること含む。

デジタル回路がリセット閾値電圧で適切に動作することを保障する１つの方法は、デジタル回路がリセット閾値電圧未満で適切に動作することを判定することである。デジタル回路がリセット閾値電圧未満で適切に動作することを試験するために、まず被試験デジタル回路に対する電源電圧をリセット閾値電圧未満の電圧に低減することが必要である。被試験デジタル回路はリセット回路に接続され、典型的に両者は通常同一ダイ上にある同一集積回路パッケージ内に配置される。しかしながら、既知のリセット回路は、電源電圧がリセット閾値電圧未満の任意の電圧に達する前にリセット（ＲＥＳＥＴ）信号を出力し、被試験デジタル回路をオフにし、よって、低電圧試験の実行を妨げる。

上述の問題を解決し、デジタル回路がリセット閾値電圧で適切に動作するかを決定する第１の既知の方法は、既知のリセット回路によって出力されているリセット信号を覆し（オーバーライドし）、デジタル回路に対する電源の電圧を低下させることである（リセット信号を「覆す（オーバーライドする）」とは、その状態を変化させないように強制することを意味する）。次に、デジタル回路がより低い電源電圧でも適切に動作しているかを判定する。第１の既知の方法は、例えば、デジタル回路およびリセット回路が存在する集積回路パッケージのピンに現れるように、リセット信号が容易にアクセス可能な場合にのみ、比較的簡単に達成できる。

上述の問題を解決し、デジタル回路がリセット閾値電圧で適切に動作するかを決定する第２の既知の方法は、試験モードを有する集積回路を設計することであり、該試験モードに入る場合に、リセット信号の生成を妨げる。第１の既知の方法と同様に、第２の既知の方法では、試験モードを有する集積回路は、被試験デジタル回路およびリセット回路を含む。典型的に、このような集積回路は通信ポートを介してマイクロプロセッサと通信する。プログラミングの結果、試験モードに入るように、マイクロプロセッサが集積回路に信号を送る。

不都合なことに、集積回路が不意に試験モードに入る可能性があり、不意に試験モードに入った場合、集積回路が試験モードから脱したことを判定するのは容易ではない。

米国特許第５１０３１１３号明細書 米国特許第５１１５１４６号明細書 米国特許第５１４９９８７号明細書 米国特許第５１８１２０３号明細書 米国特許第５３３１２０９号明細書 米国特許第５３９４１０４号明細書 米国特許第５４５０４１７号明細書 米国特許第６０７３２６３号明細書 米国特許第６１４４２３７号明細書 米国特許第６１８８２５７号明細書 米国特許第６３６７０２４号明細書 米国特許第６６１８３１２号明細書 米国特許第７０５７４２７号明細書 米国特許第７１４２０２４号明細書 米国特許第７２６５５９５号明細書 米国特許第７５１９４８６号明細書 米国特許第７７１０１０５号明細書 米国特許第７７１１９７１号明細書

上述の問題を解決する低電圧試験のためのリセット回路及び方法を提供する。

本発明の一態様によれば、第１電源端子および第２電源端子に接続された選択可能閾値リセット回路が提供され、選択可能閾値リセット回路は、第１電源端子および第２電源端子に接続され、第１電源端子における電圧の一部分であるＶ_{ＳＥＮＳＥ}電圧を生成する電圧分割回路と、電圧分割回路に接続された第１入力端子、基準電圧に接続された第２入力端子、および第１電源端子が、選択可能閾値リセット回路のリセット閾値以下の電圧にある場合に、リセット信号を出力する出力端子を有する比較器と、電圧分割回路を制御するスイッチとを備える。スイッチは、電圧分割回路に接続された第１スイッチ端子と、第２電源端子に接続された第２スイッチ端子と、入力端子とを有し、入力端子は、スイッチが第１状態であり、第１電源端子が通常電圧レベルにある場合に、リセット信号が標準リセット閾値で出力され、前記スイッチが第２状態であり、第１電源端子が通常電圧レベルよりも低い試験モード電圧レベルにある場合に、リセット信号が標準リセット閾値よりも低い試験モードリセット閾値で出力されるようにスイッチを起動する。

本発明のさらなる態様および具体的な実施形態は以下に説明される。

選択可能閾値リセット回路を含む本発明の一実施形態による低電圧試験システムの簡易化された機能的ブロック図である。 選択可能閾値リセット回路を含む本発明の別の実施形態による低電圧試験システムの簡易化された機能的ブロック図である。 図１および２の選択可能閾値リセット回路の第１実施形態の回路の概略図である。 図１および２の選択可能閾値リセット回路の第２実施形態の回路の概略図である。 図１および２の選択可能閾値リセット回路の第３実施形態の回路の概略図である。 図１および２の選択可能閾値リセット回路の第４実施形態の回路の概略図である。

本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。

図１は、本発明の一実施形態による低電圧試験システム１００の簡易化された機能的ブロック図である。低電圧試験システム１００は、集積回路パッケージ１０４に接続される製品試験装置１０２を備える。製品試験装置１０２は、可変Ｖ_ＤＤ生成器１１２と、可変Ｖ_ＤＤ生成器１１２に接続された試験モードイネーブル信号生成器１１４とを含む。集積回路パッケージ内の回路に可変電圧を伝えるために、製品試験装置１０２は第１ライン１１５を介して集積回路パッケージ１０４のピン１１６に接続されている。同様に、集積回路パッケージ１０４に試験モードイネーブル（ＴＥＳＴ ＭＯＤＥ ＥＮＡＢＬＥ）信号を伝えるために、製品試験装置１０２は第２ライン１１７を介して集積回路パッケージ１０４の試験ピン１１８に接続されている。集積回路パッケージ１０４は、接地電位に接続されることが可能なピン１１９を含む。

集積回路パッケージ１０４は、選択可能閾値リセット回路１２５および被試験回路１２７をさらに含む。一実施形態において、選択可能閾値リセット回路１２５はパワーオンリセット（ＰＯＲ）回路である。被試験回路１２７は、デジタル回路のみ、またはアナログ回路のみを含んでもよく、デジタルおよびアナログ回路の両方を含んでもよく、またはアナログ、デジタル、及び電力回路を含む混合モード回路であってよく、任意の他のタイプの回路であってよい。選択可能閾値リセット回路１２５は、電源電圧Ｖ_ＤＤがリセット閾値電圧（リセット閾値）未満である場合、リセット信号を被試験回路１２７に出力する。通常は、電源電圧レベルが公称電源電圧レベルの約８０％まで減少した場合、リセット信号が出力される。有利には、選択可能閾値リセット回路１２５は、リセット閾値が発生した場合、リセット信号の出力を無効化しない。むしろ、選択可能閾値リセット回路１２５はリセット閾値を選択的に変更する。選択可能閾値リセット回路１２５は、選択可能閾値リセット回路がリセット信号を出力する電源の電圧レベルを選択的に減少させる。一実施形態において、より低いリセット閾値、または試験モードリセット閾値は、電源電圧の約８０％である。別の実施形態において、より低いリセット閾値は電源電圧の約８０％以外の値である。より低いリセット閾値の実際の値は、選択可能閾値リセット回路１２５における部品の値に依存する。低電圧試験モード（以後、「試験モード」という）がイネーブルされる時、選択可能閾値リセット回路１２５は、リセット信号が発生する電圧であるリセット閾値の値を低下させる。一実施形態において、Ｖ_ＤＤが２．５Ｖである場合、標準リセット閾値は典型的には２．０Ｖ（Ｖ_ＤＤの８０％）である。このような実施形態において、電源電圧が標準リセット閾値未満の電圧である、例えば、１．７Ｖである場合に、被試験回路１２７が適切に機能するかを判定する必要がある。低電圧試験システム１００は、リセット閾値を標準リセット閾値未満の電圧、例えば、１．６５Ｖに低下させることによってこのような決定を容易に実行可能とする。集積回路パッケージ１０４は、選択可能閾値リセット回路１２５および被試験回路１２７を含む集積回路（図示せず）を含み、集積回路は、図１に示されていない追加的な回路を含み得る。製品試験装置１０２が、集積回路パッケージ１０４内のすべての回路に対して電圧レベルＶ_ＤＤを変化させ、これは、図１に示されていない回路に対して変化させることも含む。

図２は、本発明の別の実施形態による低電圧試験システム２００の簡易化された機能的ブロック図である。低電圧試験システム２００は、集積回路パッケージ２０４に接続された製品試験装置２０２を備える。製品試験装置はマイクロプロセッサ２１０を含む。製品試験装置２０２は通信チャネル２０３を介して集積回路パッケージ２０４に接続されている。一実施形態において、通信チャネル２０３は、集積回路パッケージ２０４の４つのピン（図示せず）に接続されるクロック・ライン、チップ選択ライン、データ入力ライン、データ出力ラインを備えるシリアル周辺インターフェース（ＳＰＩ）通信チャネルである。集積回路パッケージ２０４は、無調整電源（ｕｎｒｅｇｕｌａｔｅｄ ｐｏｗｅｒ ｓｕｐｐｌｙ）２２０に接続され得るピン２１６およびピン２１９を備える。集積回路パッケージ２０４は、通信チャネル２０３に接続された通信回路２２１を備える。通信回路２２１はライン２２２を介して選択可能閾値リセット回路１２５に接続されている。ライン２２２を介して、製品試験装置２０２によって指示されるように、通信回路２２１が試験モードイネーブル信号を選択可能閾値リセット回路１２５に提供する。通信回路２２１はプログラマブルＶ_ＤＤ調整器２２３にも接続されている。プログラマブルＶ_ＤＤ調整器２２３は、ピン２１６及びピン２１９を介して無調整電源２２０に接続されることが可能である。プログラマブルＶ_ＤＤ調整器２２３は、集積回路パッケージ２０４内の回路に給電するための少なくとも２つの電圧レベルＶ_ＤＤを生成する。プログラマブルＶ_ＤＤ調整器２２３は、ライン２２４を介して選択可能閾値リセット回路１２５および被試験回路１２７に接続されている。

製品試験装置プログラマブルＶ_ＤＤ調整器２２３は、ライン２２４を介して、製品試験装置２０２によって指示されるように、少なくとも２つの電圧レベルＶ_ＤＤのうちの１つを選択可能閾値リセット回路１２５に、および被試験回路１２７に提供する。１つの電圧レベルＶ_ＤＤは公称電源電圧レベルである。別の電圧レベルＶ_ＤＤは公称電源電圧レベルに対して低減されたレベルである。同一電圧レベルＶ_ＤＤは選択可能閾値リセット回路１２５および被試験回路１２７に同時に与えられる。プログラマブルＶ_ＤＤ調整器２２３が公称電源電圧レベルに対して低減された電圧レベルＶ_ＤＤを与える場合、通信回路２２１は試験モードイネーブル信号を選択可能閾値リセット回路１２５に同時に与え、それにより、選択可能閾値リセット回路１２５に対して低減された閾値を選択する。プログラマブルＶ_ＤＤ調整器２２３が被試験回路１２７に低減されたＶ_ＤＤを与える時（同時に、選択可能閾値リセット回路１２５は低減された閾値で動作するように選択される）、被試験回路は、とりわけ、低減されたＶ_ＤＤで適切に動作するかを判定するように、試験されることが可能であり、試験される。

集積回路パッケージ２０４は、図２に示されていない回路を含み得る。例えば、プログラマブルＶ_ＤＤ調整器２２３は、試験されていない、集積回路パッケージ２０４の他の回路（図示せず）に接続され、調整されたＶ_ＤＤ電圧を供給し得る。このような他の回路は試験されていないので、プログラマブルＶ_ＤＤ調整器２２３が被試験回路１２７への電圧Ｖ_ＤＤを低減する際に、プログラマブルＶ_ＤＤ調整器がそのような他の回路への電圧レベルＶ_ＤＤを低減しない可能性がある。

図３は選択可能閾値リセット回路１２５の第１実施形態の回路３００の概略図である。回路３００は比較器３１０を含む。回路３００において、比較器３１０は自己バイアス比較器であり、すなわち比較器３１０が自己基準電圧Ｖ_ＲＥＦを生成する。一実施形態において、比較器３１０は、集積回路のバンドギャップ電圧を電源電圧Ｖ_ＤＤのパーセンテージ（部分）と比較する破壊バンドギャップ比較器である。一実施形態において、バンドギャップ電圧、すなわちＶ_ＲＥＦは約１．２５Ｖである。以下に説明されるように、パーセンテージの値は選択可能閾値リセット回路１２５の部品の値に依存する。電源電圧が高い場合、比較器３１０の出力は第１状態である。電源電圧が十分な低電圧に低減される場合、比較器３１０の出力は状態を変化させる。選択可能閾値リセット回路１２５は、比較器３１０がその状態を変化させる電圧を低減させ、同時に、選択可能閾値リセット回路１２５の電源電圧が低減される。選択可能閾値リセット回路１２５は、Ｖ_ＲＥＦの値が一定に留まる間に比較器３１０がＶ_ＲＥＦと比較する電源電圧Ｖ_ＤＤのパーセンテージを増加させることによって、これを達成する。比較器は大きな電源電圧範囲に対して設計されているので、比較器３１０の電源の電圧レベルを低電圧試験の電圧レベルへ低減させることは、比較器の動作に悪影響を与えない。選択可能閾値リセット回路１２５の電源電圧が低減されるのと同時に、比較器３１０が状態を変化する電圧を低減させることによって、選択可能閾値リセット回路のリセット閾値が有利に低減される。

回路３００は、試験モードイネーブル信号を受信する入力端子３０５、およびリセット信号を出力する出力端子３０６を有する。比較器３１０は、ノード３３５の第１入力端子と、第２入力３３６とを含む。比較器３１０の出力端子は、回路３００の出力端子３０６である。回路３００は、Ｖ_ＤＤ端子３０７とＶ_ＳＳ端子３０８との間に接続されている電圧分割回路を含む。一実施形態において、電圧分割回路は、Ｖ_ＤＤ端子３０７とＶ_ＳＳ端子３０８との間に接続されている電圧分割ラダー（以後「ラダー」という）３２０である。一実施形態において、ラダー３２０は、上部３３０の抵抗素子と、下部３４０の抵抗素子３４１および３４２とを備える。各抵抗素子が１つまたは複数の抵抗器を備えてもよい。また、各抵抗素子が調節抵抗器を含んでもよい（図示せず）。ラダー３２０は、上部３３０と下部３４０との間のノード３３５を含む。ラダー３２０は、ノード３３５で電圧Ｖ_{ＳＥＮＳＥ}を生成する。ノード３３５における電圧Ｖ_{ＳＥＮＳＥ}はＶ_ＤＤの間接的測定値である。ノード３３５における電圧Ｖ_{ＳＥＮＳＥ}はＶ_ＤＤの部分である。その部分の値は、ノード３３５より上の抵抗とノード３３５より下の抵抗の比である。比較器３１０は、ノード３３５で生成され、比較器３１０の第１入力端子に入力される電圧Ｖ_{ＳＥＮＳＥ}を、バンドギャップ電圧基準回路によって生成され、比較器３１０の第２入力端子３３６に入力される一定電圧Ｖ_ＲＥＦと比較する。

回路３００は、ラダーの機能的トポロジー（接続形態）を制御するためのスイッチ３５０を含む。回路３００において、スイッチ３５０は、入力端子３０５に接続されるゲート、下部３４０の抵抗素子３４１と３４２との間の中間ノード３４３に接続されるドレイン、およびＶ_ＳＳ端子３０８に接続されるソースを有するＮＭＯＳトランジスタである。

製品試験装置１０２および２０２が、回路３００にアクティブ・ロー（ａｃｔｉｖｅ−ｌｏｗ）試験モードイネーブル信号を受信させ、それにより、回路３００を試験モードに入らせる。アクティブ・ロー試験モードイネーブル信号は、スイッチ３５０のＮＭＯＳトランジスタをオフにするか、または導通しないようにし、それにより選択可能閾値リセット回路１２５が試験モードに入る。スイッチ３５０のＮＭＯＳトランジスタは、オフになるために、そのゲートにおいて低（論理ゼロ）入力信号を要する。

回路３００が試験モードではない場合、ＮＭＯＳトランジスタはオンであり、ＮＭＯＳトランジスタがラダー３２０の下部３４０から抵抗素子３４２を短絡し、それにより、ラダーの下部の抵抗を低減させる。スイッチ３５０のＮＭＯＳトランジスタがオンである場合、電源電圧のあるパーセント（部分）はノード３３５でサンプリングされる。（アクティブ・ロー試験モードイネーブル信号の受信の結果として）選択可能閾値リセット回路１２５の回路３００が試験モードである場合、スイッチ３５０のＮＭＯＳトランジスタはオフであり、ノード３３５でサンプリングされる電源電圧のパーセントが変化する。スイッチ３５０のＮＭＯＳトランジスタがオフの場合、ノード３３５でサンプリングされる電源電圧のパーセントが増加する。ノード３３５でサンプリングされる電源電圧のパーセントを増加させることによって、回路４００のリセット閾値は、試験モードリセット閾値にまで低減される。当然ながら、１つの実施形態において、比較器３１０の閾値は、常に約１．２５Ｖで変化しないままである。

回路３００は、スイッチ３５０のＮＭＯＳトランジスタのゲートと、Ｖ_ＤＤ端子３０７との間に接続されているプルアップ抵抗器３６０を含む。通信回路２２１（図２を参照）からの低（ｌｏｗ）試験モードイネーブル信号がない場合には、プルアップ抵抗器３６０がスイッチ３５０のＮＭＯＳトランジスタをオン状態に有利に維持する。試験モードイネーブル信号を製品試験装置１０２から集積回路パッケージ１０４に伝える第２ライン１１７（図１を参照）が遮断されるならば、プルアップ抵抗器３６０がスイッチ３５０のＮＭＯＳトランジスタをオン状態に有利に維持する。結果として、もし第２ライン１１７が遮断されるならば、選択可能閾値リセット回路１２５の回路３００は試験モードに入らず、リセット閾値は、その通常の値を維持する。

リセット信号は、
Ｖ_{ＳＥＮＳＥ}＝Ｖ_ＲＥＦ 式（１）
である場合、選択可能閾値リセット回路１２５によってアサートされる。

選択可能閾値リセット回路１２５の第１実施形態の回路３００が試験モードである場合、
Ｖ_{ＳＥＮＳＥ}＝Ｖ_ＤＤ［（Ｒ_３４１＋Ｒ_３４２）／（Ｒ_３３０＋Ｒ_３４１＋Ｒ_３４２）］ 式（２）
である。

式（１）と式（２）とを組み合わせることによって、
Ｖ_ＤＤ＝Ｖ_ＲＥＦ×（Ｒ_３３０＋Ｒ_３４１＋Ｒ_３４２）／（Ｒ_３４１＋Ｒ_３４２） 式（３）
の場合に、リセット信号が回路３００によってアサートされることが理解される。

一実施形態の典型値は、Ｖ_ＤＤ＝２．５Ｖであり、Ｖ_ＲＥＦ＝１．２５Ｖであり、試験モードリセット閾値＝１．６５Ｖである。試験モードである場合、ラダーは総抵抗Ｒ_{ＴＯＴＡＬ}＝Ｒ_３３０＋Ｒ_３４１＋Ｒ_３４２を有する。一実施形態において、試験モードである時、ラダーを流れる総電流Ｉ_{ＴＯＴＡＬ}が約５０μＡとなるように回路３００は設計される。

Ｖ_ＤＤ／Ｉ_{ＴＯＴＡＬ}＝Ｒ_{ＴＯＴＡＬ}
上式に典型値を挿入すると、Ｒ_{ＴＯＴＡＬ}の値は、
２．５Ｖ／５０μＡ＝５０ｋΩ
と決定することができる。

このような実施形態において、通常モードにおいて、Ｉ_{ＴＯＴＡＬ}は５０μＡより高いが、回路３００は５０μＡ以上に耐えるように設計されている。
Ｖ_{ＳＥＮＳＥ}／Ｖ_ＤＤ＝（Ｒ_３４１＋Ｒ_３４２）／（Ｒ_３３０＋Ｒ_３４１＋Ｒ_３４２）
Ｖ_{ＳＥＮＳＥ}／Ｖ_ＤＤ＝（Ｒ_３４１＋Ｒ_３４２）／Ｒ_{ＴＯＴＡＬ}
（Ｒ_３４１＋Ｒ_３４２）＝Ｒ_{ＴＯＴＡＬ}×Ｖ_{ＳＥＮＳＥ}／Ｖ_ＤＤ 式（４）
標準リセット閾値および選択可能閾値リセット回路１２５の試験モードリセット閾値の両方において、Ｖ_ＲＥＦ＝Ｖ_{ＳＥＮＳＥ}＝１．２５Ｖである。選択可能閾値リセット回路１２５が試験モードである場合、Ｖ_ＤＤは製品試験装置１０２および２０２によって１．６５Ｖに設定される。典型値が式（４）に挿入されると、回路３００のラダー３２０の下部３４０の抵抗が決定される。

（Ｒ_３４１＋Ｒ_３４２）＝５０ｋΩ×１．２５Ｖ／１．６５Ｖ
（Ｒ_３４１＋Ｒ_３４２）＝３７．８８ｋΩ
したがって、
Ｒ_３３０＝Ｒ_{ＴＯＴＡＬ}−（Ｒ_３４１＋Ｒ_３４２）＝５０ｋΩ−３７．８８ｋΩ＝１２．１ｋΩ
である。

選択可能閾値リセット回路１２５が試験モードではない場合、回路３００のＲ_３４２はスイッチ３５０によってバイパスされ、上式（３）において、Ｒ_３４２は以下の式に示すように、ゼロオームとすることができる。

Ｖ_ＤＤ＝Ｖ_ＲＥＦ×（Ｒ_３３０＋Ｒ_３４１＋０）／（Ｒ_３４１＋０）
Ｖ_ＤＤ＝Ｖ_ＲＥＦ×（Ｒ_３３０＋Ｒ_３４１）／Ｒ_３４１
Ｒ_３４１＝（Ｖ_ＲＥＦ×Ｒ_３３０）／（Ｖ_ＤＤ−Ｖ_ＲＥＦ）
選択可能閾値リセット回路１２５が試験モードではない場合、標準リセット閾値は約２Ｖなので、Ｖ_ＤＤは、２Ｖという低い値であってよく、それでもなお機能し、従って、
Ｒ_３４１＝（１．２５Ｖ×１２．１ｋΩ）／（２Ｖ−１．２５Ｖ）
Ｒ_３４１＝２０．１７ｋΩ
従って、
Ｒ_３４２＝３７．８８ｋΩ−２０．１７ｋΩ＝１７．７１ｋΩ
である。

同様に、選択可能閾値リセット回路１２５の他の実施形態（図４および５を参照）における抵抗素子および抵抗器の値を計算することが可能である。
回路３００の別の実施形態（図示せず）において、演算増幅器回路がラダー３２０、スイッチ３５０、およびプルアップ抵抗器３６０を置換する。演算増幅器回路は、Ｖ_ＤＤ端子３０７と比較器３１０との間に接続される。演算増幅器回路は、試験モードイネーブル信号を受信するように入力３０５にも接続される。演算増幅器回路は、試験モードイネーブル信号の値に応答して、比較器３１０の負入力端子に現れるＶ_ＤＤのパーセンテージを変化させる。演算増幅器回路は、演算増幅器、及びゲインｋ（ｋ＜１）を設定する抵抗器、または他の受動素子を含む。演算増幅器回路の出力信号はＶ_ＤＤ／ｋである。演算増幅器の入力端子はＶ_ＤＤ端子３０７に接続され、演算増幅器の別の入力端子は接地されるか、または別の基準、例えば、バンドギャップ基準に接続される。演算増幅器の出力端子は比較器３１０の負入力端子に接続される。回路３００のさらに別の実施形態（図示せず）において、スイッチトキャパシタがラダー３２０の抵抗器を置換し、タイミングクロックが加えられる。

図４は選択可能閾値リセット回路１２５の第２実施形態の回路４００の概略図である。回路４００は、比較器３１０と同様に機能する比較器４１０を含む。回路４００は、試験モードイネーブル信号を受信する入力端子４０５、およびリセット信号を出力する出力端子４０６を含む。回路４００は、Ｖ_ＤＤ端子４０７とＶ_ＳＳ端子４０８との間に接続されるラダー４２０を含む。ラダー４２０は、上部４３０に抵抗素子４３１および４３２と、下部４４０に抵抗素子とを備える。回路４００はスイッチ４５０を含む。回路４００において、スイッチ４５０はＰＭＯＳトランジスタである。スイッチ４５０のＰＭＯＳトランジスタはノーマリーオフであり、従って、ラダー４２０の上部４３０から抵抗素子４３１を短絡する。選択可能閾値リセット回路１２５の回路４００は、スイッチ４５０のＰＭＯＳをオフにすることによって試験モードに入る。ＰＭＯＳトランジスタは、オンとなるためにそのゲートで低（論理ゼロ）入力信号を要する。低（ロー）試験モードイネーブル信号がスイッチ４５０のＰＭＯＳトランジスタをオンにさせるか、または導通させ、それにより、選択可能閾値リセット回路１２５の回路４００は試験モードに入る。スイッチ４５０のＰＭＯＳトランジスタはオンである時、ラダー４２０の上部４３０から抵抗素子４３１を短絡し、それにより、ラダーの上部の抵抗を低下させる。ラダー４２０の上部４３０の抵抗を低下させることによって、ノード４３５でサンプリングされる電源電圧のパーセントが増加され、それにより、リセット閾値は、試験モードリセット閾値まで低減される。

回路４００は、スイッチ４５０のＰＭＯＳトランジスタのゲートと、Ｖ_ＤＤ端子４０７との間に接続されたプルアップ抵抗器４６０を含む。低（ロー）試験モードイネーブル信号がない場合には、プルアップ抵抗器４６０が、スイッチ４５０のＰＭＯＳトランジスタをオフ状態に有利に維持する。結果として、選択可能閾値リセット回路１２５の回路４００が試験モードに入らず、リセット閾値が、その通常値を維持する。

図５は、選択可能閾値リセット回路１２５の第３実施形態の回路５００の概略図である。回路５００は、比較器３１０と同様に機能する比較器５１０を含む。回路５００は、試験モードイネーブル信号を受信する入力端子５０５、およびリセット信号を出力する出力端子５０６を有する。回路５００は、Ｖ_ＤＤ端子５０７に接続された１つの端部を有するラダー５２０を含む。ラダー５２０は、上部５３０に抵抗器と、下部５４０に互いに並列に構成された抵抗素子５４１および５４２とを備える。ラダー５２０は、上部５３０と下部５４０との間のノード５３５を含む。抵抗素子５４２の１つの端部はノード５３５に接続され、抵抗素子５４２の別の端部はＶ_ＳＳ端子５０８に接続されている。回路５００は、スイッチ５５０としてＮＭＯＳトランジスタを含む。抵抗素子５４１の１つの端部はノード５３５に接続され、抵抗素子５４１の別の端部はＮＭＯＳトランジスタのドレインに接続されている。ＮＭＯＳトランジスタのソースはＶ_ＳＳ端子５０８に接続され、ＮＭＯＳトランジスタのゲートは入力端子５０５に接続されている。ラダー５２０はノード５３５で電圧Ｖ_{ＳＥＮＳＥ}を生成する。

製品試験装置１０２および２０２は、アクティブ・ロー試験モードイネーブル信号を回路５００に受信させ、それにより、回路５００を試験モードにする。アクティブ・ロー試験モードイネーブル信号がスイッチ５５０のＮＭＯＳトランジスタをオフにするか、または非導通にし、それにより回路５００が試験モードに入る。ＮＭＯＳトランジスタは、オンになるために、そのゲートで高（論理１）入力信号を要する。ＮＭＯＳトランジスタは、オンである時、抵抗素子５４１をＶ_ＳＳ端子５０８に接続し、それにより、ラダー５２０の下部５４０の抵抗を低減させる。回路５００が試験モードではない場合、ＮＭＯＳトランジスタはオンであり、電源電圧のあるパーセントはノード５３５でサンプリングされる。回路５００が試験モードである場合、ＮＭＯＳトランジスタはオフであり、ノード５３５でサンプリングされる電源電圧のパーセントは変化する。ＮＭＯＳトランジスタがオフの場合、ノード５３５でサンプリングされる電源電圧のパーセントは増加される。ノード５３５でサンプリングされる電源電圧のパーセントを増加させることによって、リセット閾値は試験モードリセット閾値まで低減される。

図６は、選択可能閾値リセット回路１２５の第４実施形態の回路６００の概略図である。回路６００は、試験モードイネーブル信号を受信する入力端子、および比較器６１０に選択可能な値Ｖ_ＲＥＦを出力する出力端子を有する選択可能Ｖ_ＲＥＦ回路６０２を含む。選択可能Ｖ_ＲＥＦ回路６０２によって比較器６１０へ出力される選択可能な値Ｖ_ＲＥＦは、図６には示されていない基準回路からのバンドギャップ電圧に基づくものである。図３、４、および５のバンドギャップ比較器３１０とは対照的に、図６の比較器６１０は標準的な比較器である。

選択可能Ｖ_ＲＥＦ回路６０２の一実施形態は、適切なゲインまたは減衰を有する増幅器回路（図示せず）を含み、該増幅器回路は、基準として上述のバンドギャップ電圧基準回路を用いて試験モードイネーブル信号によって制御され、それにより、比較器６１０の入力端子６３６に入力されるＶ_ＲＥＦの値が変化される。この場合において、通常モードの間、Ｖ_ＲＥＦの１つの値が比較器６１０に入力され、試験モードの間、Ｖ_ＲＥＦの別の値が比較器に入力される。

選択可能Ｖ_ＲＥＦ回路６０２の別の実施形態は、Ｖ_ＲＥＦと異なる第２のＶ_ＲＥＦ２を生成する第２バンドギャップ電圧基準回路（図示せず）を含み、ここで、比較器６１０の入力端子６３６はＶ_ＲＥＦとＶ_ＲＥＦ２との間で多重化される。この場合において、Ｖ_ＲＥＦを生成するバンドギャップ電圧基準回路は通常モードの間に用いられ、Ｖ_ＲＥＦ２を生成する第２バンドギャップ電圧基準回路は試験モードの間に用いられ、多重化は試験モードイネーブル信号によって制御される。

選択可能Ｖ_ＲＥＦ回路６２０のさらに別の実施形態は、デジタル‐アナログ変換機（ＤＡＣ）を含み、ここで、ＤＡＣの出力は試験モードイネーブル信号によって制御される。
選択可能Ｖ_ＲＥＦ回路６２０のまたさらに別の実施形態は、プログラマブルＶ_ＤＤ調整器２２３からの電圧に基づかないが、バンドギャップ基準または無調整電源（図１参照）のいずれかに基づく抵抗分割ネットワークを含み、ここで、抵抗分割ネットワークは試験モードイネーブル信号によって制御される。

選択可能Ｖ_ＲＥＦ回路６２０の実施形態の各々において、比較器６１０の入力端子６３６に入力されるＶ_ＲＥＦの値は、選択可能閾値リセット回路１２５が試験モードに入る場合、試験モードイネーブル信号に応答して、選択可能Ｖ_ＲＥＦ回路６０２によって、通常値からより低い値に低減される。

低電圧試験システム１００および２００は、リセット回路を無効化することなく、通常の電圧未満のＶ_ＤＤでパッケージレベル論理動作を可能にする。また、低電圧試験システム２００は、リセット回路またはＶ_ＤＤへ外部ピンからアクセスすることなしに、標準リセット閾値未満のＶ_ＤＤでパッケージレベル論理動作を可能にする。いくつかの既知の回路とは異なり、低電圧試験システム１００および２００を用いると、低電圧試験の間、選択可能閾値リセット回路１２５は無効化されず、リセット信号は阻止されない。

Ｖ_ＤＤ調整器２２３および選択可能閾値リセット回路１２５は、ＳＰＩまたは試験モードピンによって協働して制御される。低電圧試験またはスキャンを実行する時、集積回路の作成工程によって決定づけられるように、Ｖ_ＤＤはその公称値（ｎｏｍｉｎａｌ ｖａｌｕｅ）、例えば２．５Ｖから、より低い値、例えば１．７５Ｖまで低減される。同時に、リセット閾値はリセット閾値の公称値、例えば、２．０Ｖからより低い値、例えば１．６５Ｖに低減される。

低電圧試験システム１００および２００は、選択可能閾値リセット回路１２５およびプログラマブルＶ_ＤＤ調整器２２３の制御を統合する。低電圧試験またはスキャンの間、低電圧試験システム１００および２００は、Ｖ_ＤＤの低減をリセット閾値の減少と同期化する。低電圧試験システム１００および２００は、正しい起動の開始を確立するために制御ピンにローカルプルアップを含む。低電圧試験システム１００および２００は、リセット回路を無効化することなく、また、ピンを加えることなく、パッケージレベルで低電圧試験が実行されることを可能にする。

有利なことに、選択可能閾値リセット回路１２５は不良条件でも動作可能なままである。不良の存在、例えば、試験モードイネーブル信号を伝える第２ライン１１７をいつもアクティブ（論理高）にするような集積回路における金属欠陥が存在する場合であっても、選択可能閾値リセット回路１２５は（パラメータ的には正しくないかもしれないが）機能可能および動作可能であり、それにより、起動シーケンスの間、正しい論理リセットを保障する。

抵抗素子は、三端子拡散抵抗器、二端子ポリシリコン抵抗器、金属抵抗器、ＮｉＣａｄ抵抗器、または抵抗器として機能するように構成されたトランジスタを含み得る。
一実施形態において、選択可能閾値リセット回路１２５は、相補型金属酸化物半導体（ＣＭＯＳ）工程を用いて作製される集積回路に配置される。一実施形態において、選択可能閾値リセット回路１２５は、薄い酸化膜トランジスタを備える。別の実施形態において、選択可能閾値リセット回路１２５は、デュアルゲート酸化物（ＤＧＯ）トランジスタを備える。１つの代表的実施形態において、選択可能閾値リセット回路１２５はＣＭＯＳ技術を用いて作製されたる集積回路に配置されるが、増幅器回路は、他の技術を用いて作製された集積回路に配置されてもよい。

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。例えば、典型的な実施形態では、選択可能閾値リセット回路１２５は集積回路に配置されているが、本発明は個別デバイスからなる部品によって全体的に構築される場合にも同様に利用可能である。選択可能閾値リセット回路１２５の１つの実施形態はＦＥＴを備え得るが、選択可能閾値リセット回路１２５の別の実施形態がバイポーラ接合トランジスタを備えてもよい。

本発明は特定の導電タイプまたは電位極性に対して説明されてきたが、当業者は導電タイプ及び電位極性を逆にし得ることを理解したであろう。
詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、このような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。具体的な実施例に関して説明された利益、利点、または問題の解決方法は、任意の、または全ての請求項において必須の、必要とされる、または不可欠とされる特徴または要素であると見なされることは意図されていない。特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。「接続」という語は、接続される二つの要素間に一つまたは複数の要素が介在し得ることを示すように用いられている。

前述の詳細な説明は、具体的な例示の実施の形態を参照しながら本発明を説明するものである。しかし、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。

１０２，２０２…製品試験装置、１０４，２０４…集積回路パッケージ、１２５…選択可能閾値リセット回路、１２７…被試験回路、３１０，４１０，５１０，６１０…比較器、３２０…電圧分割ラダー、３５０，４５０，５５０…スイッチ。

Claims (20)

1. 第１電源端子および第２電源端子に接続された選択可能閾値リセット回路であって、
   前記第１電源端子および前記第２電源端子に接続され、前記第１電源端子における電圧の一部分であるＶ_{ＳＥＮＳＥ}電圧を生成する電圧分割回路と、
   前記電圧分割回路に接続された第１入力端子、基準電圧に接続された第２入力端子、および前記第１電源端子が前記選択可能閾値リセット回路のリセット閾値以下の電圧にある場合に、リセット信号を出力する出力端子を有する比較器と、
   前記電圧分割回路を制御するスイッチと
   を備え、前記スイッチは、前記電圧分割回路に接続された第１スイッチ端子と、前記第２電源端子に接続された第２スイッチ端子と、入力端子であって、
   前記スイッチが第１状態であり、前記第１電源端子が通常電圧レベルにある場合に、リセット信号が標準リセット閾値で出力され、
   前記スイッチが第２状態であり、前記第１電源端子が前記通常電圧レベルよりも低い試験モード電圧レベルにある場合に、リセット信号が前記標準リセット閾値よりも低い試験モードリセット閾値で出力される
   ように前記スイッチを起動する前記入力端子とを有する、選択可能閾値リセット回路。
2. 前記比較器がＶ_{ＳＥＮＳＥ}電圧を基準電圧と比較し、Ｖ_{ＳＥＮＳＥ}電圧は、前記スイッチが第２状態である場合よりも、前記スイッチが第１状態である場合の方が大きい、請求項１に記載の選択可能閾値リセット回路。
3. 前記選択可能閾値リセット回路は、被試験回路に接続され、前記被試験回路は電源に接続され、前記電源の電圧レベルは、前記スイッチが前記第２状態となるように起動される場合に低減される、請求項１に記載の選択可能閾値リセット回路。
4. 前記電圧分割回路は、
   前記比較器の第１入力端子と前記第１電源端子との間に接続された第１部分と、
   前記比較器の第１入力端子と前記第２電源端子との間に接続された第２部分と
   を含む電圧分割ラダーであり、
   前記電圧分割ラダーが前記第１部分と前記第２部分との間のノードでＶ_{ＳＥＮＳＥ}電圧を生成する、請求項１に記載の選択可能閾値リセット回路。
5. 前記電圧分割ラダーの前記第２部分は、
   前記比較器の第１入力端子と前記第２部分の中間ノードとの間に接続された第１抵抗器と、
   前記第２部分の中間ノードと前記第２電源端子との間に接続された第２抵抗器と
   を含み、前記第１スイッチ端子は前記第２部分の中間ノードに接続されている、請求項４に記載の選択可能閾値リセット回路。
6. 前記スイッチが前記電圧分割ラダーのトポロジーを制御し、前記スイッチが、前記第２部分に接続された第１スイッチ端子と、前記第２電源端子に接続された第２スイッチ端子と、入力端子であって、
   前記スイッチが第１状態であり、前記第１電源端子が通常電圧レベルにある場合に、リセット信号が標準リセット閾値で出力され、
   前記スイッチが第２状態であり、前記第１電源端子が前記通常電圧レベルより低い試験モード電圧レベルにある場合に、リセット信号が前記標準リセット閾値よりも低い試験モードリセット閾値で出力される
   ように前記スイッチを起動する前記入力端子とを有する、請求項４に記載の選択可能閾値リセット回路。
7. 前記試験モードリセット閾値と前記標準リセット閾値との間の比は、電源の試験モード電圧レベルと電源の通常電源レベルとの間の比と比例する、請求項６に記載の選択可能閾値リセット回路。
8. 前記第１電源端子の電圧レベルは、前記スイッチが閉じられた後、前記通常電圧レベル未満まで低減される、請求項５に記載の選択可能閾値リセット回路。
9. 前記スイッチの入力端子に信号が無い場合に、前記リセット閾値が通常電圧レベルに維持されるように、前記スイッチと前記第１電源端子との間に接続されるプルアップ抵抗器を含む、請求項５に記載の選択可能閾値リセット回路。
10. 前記スイッチは、前記スイッチの入力端子に接続されたゲート、前記電圧分割ラダーの下部の中間ノードに接続されたドレイン、および前記第２電源端子に接続されたソースを有するＮＭＯＳトランジスタを含む、請求項５に記載の選択可能閾値リセット回路。
11. 論理ゼロ信号が前記ＮＭＯＳトランジスタのゲートに存在しない限り、プルアップ抵抗が前記ＮＭＯＳトランジスタをオン状態に維持するように、前記ＮＭＯＳトランジスタのゲートと前記第１電源端子との間に接続されたプルアップ抵抗を含む、請求項１０に記載の選択可能閾値リセット回路。
12. 集積回路パッケージ内の回路の低電圧試験を実行する方法であって、
    被試験回路およびリセット回路の電源を通常電圧レベルに設定することであって、前記被試験回路および前記リセット回路は、集積回路パッケージ内にあり、前記リセット回路は、試験モードイネーブル信号を受信する入力端子を有し、前記リセット回路は、前記電源の電圧レベルがリセット閾値である場合に、リセット信号を前記被試験回路に出力し、前記リセット回路のリセット閾値は、前記試験モードイネーブル信号の値に依存して、標準リセット閾値及び試験モードリセット閾値のうちの一つに選択可能である、前記設定すること、
    前記電源の電圧レベルが試験モードリセット閾値以下である場合に、前記試験モードイネーブル信号の値が、前記リセット回路に前記被試験回路へリセット信号を出力させるように、前記リセット回路に前記試験モードイネーブル信号を提供すること、
    前記リセット回路および前記被試験回路の電源の電圧レベルを試験モード電圧レベルまで低減することであって、前記試験モード電圧レベルは、前記リセット回路の標準リセット閾値未満である、前記低減すること、
    前記被試験回路の電源の電圧レベルが前記試験モード電圧レベルである場合に、前記被試験回路の動作を判定すること
    を含む、方法。
13. 前記試験モードリセット閾値と前記標準リセット閾値との間の比は、前記電源の試験モード電圧レベルと前記電源の通常電圧レベルとの間の比と比例する、請求項１２に記載の方法。
14. 前記試験モードイネーブル信号を前記リセット回路および前記被試験回路に提供することは、前記被試験回路の電源の電圧レベルを前記試験モード電圧レベルに低減することと同時に起こる、請求項１２に記載の方法。
15. 前記リセット閾値は、前記リセット回路の入力端子に信号がない場合には、前記標準リセット閾値に維持される、請求項１２に記載の方法。
16. 第１電源端子および第２電源端子に接続された選択可能閾値リセット回路であって、
    前記第１電源端子と前記第２電源端子との間に接続され、ノードにおいて前記第１電源端子における電圧の一部分である電圧を生成する電圧分割回路と、
    前記電圧分割回路の前記ノードに接続された第１入力端子、基準電圧に接続された第２入力端子、および第１電源端子が前記選択可能閾値リセット回路のリセット閾値以下にある場合に、リセット信号を出力する出力端子を有する比較器と、
    試験信号を受信する入力端子と、
    出力端子であって、
    試験信号が第１状態であり、前記第１電源端子が通常電圧レベルにある場合に、リセット信号が標準リセット閾値で出力され、
    試験信号が第２状態であり、前記第１電源端子が前記通常電圧レベルよりも低い試験モード電圧レベルにある場合に、リセット信号が前記標準リセット閾値よりも低い試験モードリセット閾値で出力される、前記出力端子と
    を備える、選択可能閾値リセット回路。
17. 前記選択可能閾値リセット回路は、前記選択可能閾値リセット回路が配置される同一の集積回路パッケージ内に配置された被試験回路に接続され、前記被試験回路は、前記第１電源端子、前記第２電源端子、および前記出力端子に接続され、前記被試験回路は、リセット信号を受信する時にリセットされる、請求項１６に記載の選択可能閾値リセット回路。
18. 前記選択可能閾値リセット回路は製品試験装置に接続され、前記製品試験装置は、前記第１電源端子、前記第２電源端子、および前記入力端子に接続され、前記製品試験装置は、前記試験信号を生成し、前記第１電源端子の電圧レベルを標準リセット閾値の電圧レベル未満に低減させ、前記試験モードリセット閾値と前記標準リセット閾値との間の比は、前記第１電源端子の電圧レベルの減少に比例する、請求項１７に記載の選択可能閾値リセット回路。
19. 前記比較器の第２入力端子は、バンドギャップ電圧基準回路に接続されている、請求項１６に記載の選択可能閾値リセット回路。
20. 前記基準電圧を生成する選択可能Ｖ_ＲＥＦ回路を含み、前記選択可能Ｖ_ＲＥＦ回路は前記比較器の第２入力端子に接続された出力端子と、前記試験信号を受信する入力端子とを有し、前記基準電圧の値は前記試験信号の値に依存する、請求項１６に記載の選択可能閾値リセット回路。