JP2007306351A - パワーオンリセット回路 - Google Patents

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Abstract

【課題】電源瞬断の際に確実にリセット信号を生成し、かつ、消費電力を低減できるパワーオンリセット回路を提供する。
【解決手段】動作電圧が瞬断した場合、インバータ部24によって初期化用トランジスタ13がオンされることで、この初期化用トランジスタ13を介してリセット信号生成部10のコンデンサ11bに充電された電荷がグランドに放電されることでリセット信号生成部10にてリセット信号が生成される。そして、動作電圧が上昇することにより、インバータ部24によって初期化用トランジスタ13がオフされることで、コンデンサ11bの充電が再開され、リセット信号生成部10から再びリセット解除信号が出力される。
【選択図】図1

Description

本発明は、電源の供給開始時または瞬断時それぞれに応じてリセット信号を生成するパワーオンリセット回路に関する。
従来より、電源に基づく電圧が印加された際にリセット信号を生成し、このリセット信号によって例えば制御ロジック回路をリセットするパワーオンリセット回路が知られている。このようなパワーオンリセット回路は、例えば抵抗や充電用コンデンサで構成される時定数回路を備えており、電源に基づく電圧が印加されたときから時定数に相当する時間が経過した後、充電用コンデンサの充電電位がシュミット回路に設定されたしきい値を超えることに応じてシュミット回路からリセット信号を生成および出力するようになっている。
上記のようなパワーオンリセット回路は、例えばキーレスエントリーシステムなどの電池で駆動するものに用いられる。しかしながら、このような電池で駆動するシステムでは、電源となる電池の組み付け時に電池位置のズレ等により、検査工程内で電源瞬断が発生する場合がある。この場合、電池を一度取り外してパワーオンリセット回路内の充電用コンデンサの電荷を放電させ、再度電池を組み付ける必要がある。このため、電池の組み付けに時間を要することとなる。
上記のような電源瞬断対策として、パワーオンリセット回路に電源瞬断時の電源を検出する低電圧検出回路を付加するものが知られている。しかしながら、電圧をモニタするために常に低電圧検出回路を動作させなければならない。したがって、低電圧検出回路で電流を消費してしまい、電池寿命を短くしてしまうという問題がある。
そこで、特許文献1では、パワーオンリセット回路にてリセット信号生成後、自己が出力したリセット信号をフィードバックし、フィードバックしたリセット信号に応じてパワーオンリセット回路内における定電流経路を遮断することにより、電源の消費電力を完全にカットするパワーオンリセット回路が提案されている。
特開2004−350126号公報
しかしながら、上記従来の技術では、パワーオンリセット回路は、電源に基づく電圧が印加された際にリセット信号を生成するのみである。すなわち、パワーオンリセット回路において電源が瞬断すると、電圧が印加されなくなったことによる充電用コンデンサの放電が開始するが、瞬断時間が短いために放電が十分にされず、充電用コンデンサの充電電位がシュミット回路のしきい値を下回らずにリセット信号が生成されないという問題が生じる。したがって、電源瞬断に応じて制御ロジック回路をリセットすることができず、制御ロジック回路が誤動作を起こす可能性がある。
また、特許文献1では、リセット信号の生成後、パワーオンリセット回路内の定電流経路を遮断してリセット回路内の消費電流をカットしている。しかしながら、この消費電流のカットによって低電圧検出回路を動作させることができなくなり、結果的に電源瞬断が検出できないという問題が生じる。
本発明は、上記点に鑑み、電源瞬断の際に確実にリセット信号を生成し、かつ、消費電力を低減できるパワーオンリセット回路を提供することを目的とする。
上記目的を達成するため、本発明の第1の特徴では、動作電圧が瞬断した場合、インバータ部(24)によって初期化用トランジスタ(13)がオンされることで、この初期化用トランジスタを介してリセット信号生成部(10)の第1コンデンサ(11b)に充電された電荷がグランドに放電されることでリセット信号生成部にてリセット信号が生成される。そして、動作電圧が上昇することにより、インバータ部によって初期化用トランジスタがオフされることで、第1コンデンサの充電が再開され、リセット信号生成部から再びリセット解除信号が出力されることが特徴となっている。
このように、動作電圧の瞬断が起こった場合、リセット解除を維持していた第1コンデンサの電荷を放電することにより、リセット信号生成部にて確実にリセット信号を生成することができる。また、第1コンデンサの電荷を放電するための初期化用トランジスタのオンまたはオフの制御を行う電源瞬断検出回路部は、動作電位が瞬断によって低下したときのみ動作するため、瞬断を検出するための回路の消費電力を低減することができる。
本発明の第2の特徴では、リセット信号生成部(40)に備えられたリセット解除信号の出力状態を保持するコンデンサ(46、57)に対し、このコンデンサの高電位側に一端が接続されると共に、他端がグランドに接続された初期化用トランジスタ(61、62)が備えられ、動作電圧が瞬断した場合、電源瞬断検出回路部(20)のインバータ部(24)によって上記初期化用トランジスタ(13)がオンされることでコンデンサに充電された電荷がグランドに放電される。これにより、リセット信号生成部にてリセット信号が生成され、再び動作電圧が上昇することにより、インバータ部によって初期化用トランジスタがオフされることで、コンデンサの充電が再開され、リセット信号生成部から再びリセット解除信号が出力されることが特徴となっている。
このように、初期化用トランジスタを介して、リセット解除信号の出力状態を維持するコンデンサの電荷をグランドに放電することにより、リセット信号生成部にて再びリセット信号を確実に生成することができる。また、動作電圧が瞬断したときのみ電源瞬断検出回路部が動作するため、動作電圧の瞬断を検出するための消費電力を必要とせず、パワーオンリセット回路の消費電力を低減させることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。本実施形態で示されるパワーオンリセット回路は、電池等を用いたシステムに採用され、例えばキーレスエントリーシステムや電子ナンバーシステム等において制御ロジック回路を電源供給時にリセットするものとして用いられるものである。
図1は、本発明の第1実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、パワーオンリセット回路100は、リセット信号生成部10と、電源瞬断検出回路部20と、を備えて構成されている。このパワーオンリセット回路100には、動作電圧端子1に動作電圧VDDが入力される形態となっている。
リセット信号生成部10は、リセット信号を生成するものであり、時定数回路11と、シュミット回路12と、初期化用トランジスタ13と、を備えて構成されている。
時定数回路11は、抵抗11aおよびコンデンサ11bで構成され、抵抗11aとコンデンサ11bとが動作電圧端子1とグランドGNDとの間に直列接続される。そして、この時定数回路11に動作電圧VDDが入力されることで、抵抗11aの抵抗値およびコンデンサ11bの容量値によって設定された時定数に応じた時間でコンデンサ11bが充電される。
シュミット回路12は、入力される電圧に応じてリセット信号を出力するものであり、当該シュミット回路12の入力端子は抵抗11aとコンデンサ11bとの接続点Aに接続され、その出力端子はパワーオンリセット回路100のリセット信号出力端子30に接続されている。
具体的に、上記シュミット回路12には電位node1に対するしきい値が設定されており、接続点Aの電位をnode1としたとき、電位node1がしきい値を超える場合、Hレベルの信号を出力し、電位node1がしきい値を超えない場合、Lレベルの信号をリセット信号として出力するようになっている。
本実施形態では、シュミット回路12の出力端子がリセット信号出力端子30に接続されている。すなわち、シュミット回路12の出力端子の電位がリセット信号出力端子30の電位(POR)として外部の図示しない制御ロジック回路に入力されるようになっている。
初期化用トランジスタ13は、時定数回路11のコンデンサ11bに充電された電荷を放電するためのものである。すなわち、初期化用トランジスタ13のドレインが上記接続点Aと同電位に接続され、ソースがグランドGNDに接続される。そして、初期化用トランジスタ13のゲートがオンされることで、コンデンサ11bとグランドGNDとの間に初期化用トランジスタ13を経由した経路が形成され、コンデンサ11bに充電された電荷が初期化用トランジスタ13を介してグランドGNDに放電されるようになっている。このような初期化用トランジスタ13として、例えばNch型トランジスタを採用する。
また、電源瞬断検出回路部20は、動作電圧VDDが瞬断したことを検出するものであり、ダイオード21と、抵抗22と、コンデンサ23と、Pch型トランジスタ24aおよびNch型トランジスタ24bで構成されるインバータ部24と、を有している。
具体的に、電源瞬断検出回路部20は、動作電圧端子1とグランドGNDとの間にダイオード21およびコンデンサ23が直列接続されており、さらにダイオード21の両端に抵抗22が並列に接続されている。ここで、抵抗22の一端側はダイオード21とコンデンサ23との接続点Bの電位と同電位となるように接続される。本実施形態では、接続点Bの電位をnode2とする。
また、上記接続点BとグランドGNDとの間にインバータ部24が接続されている。より詳しくはPch型トランジスタ24aとNch型トランジスタ24bとの直列接続が接続点BとグランドGNDとの間に接続されている。そして、動作電圧VDDがインバータ部24の各トランジスタ24a、24bの各ゲートに入力されるようになっており、各トランジスタ24a、24bの接続点Cが上記リセット信号生成部10の初期化用トランジスタ13のゲートに接続された形態となっている。本実施形態では、接続点Cの電位をnode3とする。以上が、本実施形態に係るパワーオンリセット回路100の全体回路構成である。
次に、上記パワーオンリセット回路100の作動について、図2を参照して説明する。図2は、図1に示すパワーオンリセット回路100の動作に係るタイミングチャートである。
まず、パワーオンリセット回路100に動作電圧VDDが入力され、この動作電圧VDDがリセット信号生成部10の時定数回路11、電源瞬断検出回路部20のダイオード21およびインバータ部24に入力される。
すなわち、図2に示されるように、動作電圧VDDの電位が上昇し始めると、電源瞬断検出回路部20の接続点Bの電位、すなわちインバータ部24の電源となる電位node2は、動作電圧VDDがダイオード21の順方向電圧(Vfd10)を超えたときから動作電圧VDDの傾きとほぼ同じ傾きで立ち上がる。そして、電位node2は、動作電圧VDDが一定電圧(例えば5V)になった後では抵抗22およびコンデンサ23の各値で設定される時定数で上記一定電圧まで上昇する。そして、コンデンサ23の充電が完了すると、電源瞬断検出回路部20の消費電流はなくなり、電位node2では一定電圧が維持される。
また、インバータ部24では、動作電圧VDDの電位が上昇することに伴って、この動作電圧VDDがトランジスタ24bをオンするためのしきい値電圧を上回ると、トランジスタ24bがオンすることとなり、接続点Cの電位node3が下がる。すなわち、インバータ部24に入力される動作電圧VDDがHレベルを示す値まで上昇すると、インバータ部24からLレベルの信号が出力されることとなる。したがって、動作電圧VDDが一定電圧(つまりHレベル)になると、インバータ部24の接続点Cの電位node3ではLレベルの出力が維持される。
一方、リセット信号生成部10では、動作電圧VDDの立ち上がりに応じて、時定数回路11において抵抗11aを介してコンデンサ11bが充電される。これにより、時定数回路11の接続点Aの電位node1は、動作電圧VDDの上昇に伴って上昇する。ここで、接続点Aの電位node1がシュミット回路12の高電圧しきい値(Vtp20)を下回っている間、シュミット回路12の出力端子の電位はLレベルが維持される。そして、このLレベルの信号がリセット信号として、シュミット回路12から出力される。
上述のように、シュミット回路12の出力端子はリセット信号出力端子30に接続されているため、シュミット回路12のLレベルの信号はリセット信号出力端子30の電位PORとして外部の図示しない制御ロジック回路に出力される。これにより、図示しない制御ロジック回路がリセットされる。
そして、動作電圧VDDの上昇に伴って、接続点Aの電位node1がシュミット回路12の高電圧しきい値(Vtp20)を上回ると、シュミット回路12からHレベルの信号が出力される。リセット信号出力端子30の電位PORがHレベルの電位となり、このHレベルの信号(リセット解除信号)が図示しない制御ロジック回路に出力される。つまり、コンデンサ11bは、リセット解除信号の出力状態を保持した状態になっている。これにより、図示しない制御ロジック回路のリセットが解除される。以上が、パワーオンリセット回路100に動作電圧VDDを入力したときのリセット信号生成部10および電源瞬断検出回路部20の動作である。
続いて、動作電圧VDDが瞬断した場合におけるパワーオンリセット回路100の動作について説明する。図2に示されるように、動作電圧VDDが瞬断すると、一定電圧だった電位が急降下する。
これに伴い、インバータ部24に入力される動作電圧VDDが、インバータ部24のしきい値電圧を下回ると、トランジスタ24aがオンし、トランジスタ24bがオフするため、インバータ部24の接続点Cの電位node3がLレベルの状態から上昇し始める。
なお、電源瞬断検出回路部20では、インバータ部24に入力される電圧も急降下するが、この電圧は抵抗22およびコンデンサ23で設定される時定数に応じた時間で放電されることになるため、急激に低下しないようになっている。
そして、インバータ部24の出力(電位node3)の上昇に伴い、電位node3がリセット信号生成部10の初期化用トランジスタ13のオン電圧(Vtn20)を上回ると、この初期化用トランジスタ13がオンする。したがって、コンデンサ11bの電荷は初期化用トランジスタ13を経由してグランドGNDに流れ、コンデンサ11bの電荷は急速に放電される。これにより、時定数回路11の接続点Aの電位node1はシュミット回路12のしきい値(Vtp20)を下回るため、シュミット回路12からLレベルの信号がリセット信号として出力される。
この後、一時的に低下した動作電圧VDDが再び上昇し始めることに伴って、電源瞬断検出回路部20では、動作電圧VDDがインバータ部24のしきい値電圧を上回る。これにより、トランジスタ24aがオフ、トランジスタ24bがオンし、インバータ部24の接続点Cの電位node3は、リセット信号生成部10の初期化用トランジスタ13のオン電圧を下回るため、初期化用トランジスタ13がオフされる。
そして、リセット信号生成部10では、時定数回路11のコンデンサ11bの電荷を放電する経路が遮断され、再びコンデンサ11bが充電される。これにより、接続点Aの電位node1が上昇することで、コンデンサ11bは、再びリセット解除信号の出力状態を保持する状態となり、接続点Aの電位node1がシュミット回路12の高電圧しきい値(Vtp20)を上回ると、シュミット回路12の出力がHレベルとなる。したがって、このHレベルの信号(リセット解除信号)がリセット信号出力端子30の電位PORとして図示しない制御ロジック回路に出力され、制御ロジック回路のリセットが解除される。
以上説明したように、本実施形態では、動作電圧VDDの瞬断が起こった場合、電源瞬断検出回路部20のインバータ部24によってリセット信号生成部10の初期化用トランジスタ13をオンさせることにより、この初期化用トランジスタ13を介して、リセット解除を維持していたコンデンサ11bの電荷をグランドGNDに放電することを特徴としている。これにより、接続点Aの電位をシュミット回路12の高電圧しきい値(Vtp20)よりも下げることができるので、リセット信号生成部10にて確実にリセット信号を生成することができる。
また、コンデンサ11bの電荷を放電するための初期化用トランジスタ13のオンまたはオフの制御を行う電源瞬断検出回路部20は、動作電位VDDが瞬断によって低下したときのみ動作するため、瞬断を検出するための消費電力を必要としない。したがって、パワーオンリセット回路100のトータルの消費電力も低減することができる。
(第2実施形態)
本実施形態では、第1実施形態と異なる部分についてのみ説明する。本実施形態では、リセット信号出力後に定電流経路をカットするパワーオンリセット回路に対して電源瞬断を検出すると共に、その電源瞬断に応じてリセット信号を出力することが特徴となっている。
図3は、本発明の第2実施形態に係るパワーオンリセット回路の回路図を示したものである。この図に示されるように、パワーオンリセット回路200は、リセット信号生成部40と、電源瞬断検出回路部20と、初期化用トランジスタ61、62と、を備えて構成されている。
リセット信号生成部40は、第1実施形態と同様に、動作電圧VCCを入力してリセット信号を生成するものであり、リセット信号生成経路が設けられたものである。本実施形態では、リセット信号生成部40は、リセット解除信号を出力した後にリセット信号生成経路に流れる電流をカットする機能を有している。
このようなリセット信号生成部40において、動作電圧VCCとグランドGNDとの間では、抵抗41とNch型MOSFET42とが直列接続され、Pch型MOSFET43と抵抗44が直列接続され、Pch型MOSFET45とコンデンサ46とが直列接続された形態となっている。また、Pch型MOSFET45のソース−ドレイン間にダイオード47が逆方向接続されている。
また、Pch型MOSFET43のドレインは、2個のインバータ48、49を介してNANDゲート50に接続されており、Pch型MOSFET45のドレインは、2個のインバータ51、52を介してNANDゲート50に接続されている。なお、Pch型MOSFET43と抵抗44との接続点をDとし、Pch型MOSFET45とコンデンサ46との接続点をEとする。
そして、NANDゲート50の出力端子は、NANDゲート53に接続されており、NANDゲート53の出力端子は2つのインバータ54、55を介してリセット信号出力端子30に接続されている。
さらに、インバータ55の出力端子とグランドGNDとの間で抵抗56とコンデンサ57とが直列接続されている。ここで、抵抗56とコンデンサ57との接続点をFとすると、この接続点Fにはダイオード58を介して動作電圧VCCが入力されるようになっている。また、接続点FはNORゲート59に接続されている。
上記リセット信号生成部40において、コンデンサ46、57は、リセット解除信号の出力状態を保持するものとして機能する。
このようなリセット信号生成部40に対し、初期化用トランジスタ61のドレインは接続点EとグランドGNDとの間に接続されている。また、初期化用トランジスタ62のドレインは接続点FとグランドGNDとの間に接続されている。
そして、これら各トランジスタ61、62の各ゲートが電源瞬断検出回路部20のインバータ部24の接続点Cに接続されている。また、電源瞬断検出回路部20に動作電圧VCCが入力される形態となっている。
上記のような構成を有するパワーオンリセット回路200の作動について図4を参照して説明する。図4は、図3に示すパワーオンリセット回路200の動作に係るタイミングチャートである。
まず、パワーオンリセット回路200に動作電圧VCCが入力される。これにより、接続点Eの電位は、Nch型MOSFET42のしきい値(Vtn)とPch型MOSFET45のしきい値(Vtp)との2つ分のしきい値(Vtn+Vtp)を超えたときから動作電圧VCCの上昇に応じて上昇する。
そして、接続点Eの電位がインバータ51のしきい値(Vtin)を超えないLレベルの状態では、インバータ55の出力はLレベルのリセット信号となり、このリセット信号がリセット信号出力端子30から電位PORとして図示しない制御ロジック回路に出力され、制御ロジック回路がリセットされる。
続いて、動作電圧VCCが上昇していき、接続点Eの電位がインバータ51のしきい値(Vtin)を超えると、インバータ55の出力はHレベルとなり、このHレベルの信号(リセット解除信号)によって制御ロジック回路のリセットが解除される。
この後、インバータ55の出力はHレベルになったことに伴って、コンデンサ57の充電が始まるため、接続点Fの電位が上昇し始める。そして、接続点Fの電位がNORゲート59のしきい値(Vtnr)を超えると、NORゲート59を含む論理回路60からLレベルの信号が出力される。
上記論理回路60からLレベルの信号が出力されることにより、Nch型MOSFET42およびPch型MOSFET43に電流が流れる経路がカットされる。このとき、コンデンサ46、57によって、リセット解除信号の出力状態が保持されている。以上により、動作電圧VCCが入力されてリセット信号が出力されると、図3に示されるリセット信号生成部40における消費電流がカットされ、リセット信号生成部40の動作が停止する。
また、電源瞬断検出回路部20の動作は第1実施形態と同様であり、接続点Cの電位node3はLレベルとして出力されるので、各トランジスタ61、62ではオフの状態が維持される。以上が、パワーオンリセット回路200に動作電圧VCCを入力したときのリセット信号生成部40および電源瞬断検出回路部20の動作である。
続いて、動作電圧VCCが瞬断した場合におけるパワーオンリセット回路200の動作について説明する。図4に示されるように、動作電圧VCCが瞬断すると、一定電圧だった電位が急降下する。
この電源瞬断に伴い、第1実施形態と同様に、電源瞬断検出回路部20の電位node3がHレベルになるので、初期化用トランジスタ61、62がオンされる。これにより、コンデンサ46に充電されていた電荷は、初期化用トランジスタ61を介してグランドGNDに放電される。同様に、コンデンサ57に充電されていた電荷は、初期化用トランジスタ62を介してグランドGNDに放電される。
これにより、図4に示されるように、接続点E、Fの電位は下がり、その電位がインバータ51のしきい値(Vtin)を下回りかつNORゲート59を含む論理回路60からHレベルが出力されることにより、インバータ55の出力がLレベルとなり、リセット信号が出力されることとなる。このようにして各コンデンサ46、57の電荷をグランドGNDに確実に放電し、各コンデンサ46、57を初期化することで、リセット信号のパルス幅を確保する。
この後、一時的に低下した動作電圧VCCが再び上昇し始めることに伴って、電源瞬断検出回路部20では、第1実施形態と同様に接続点Cの電位node3がLレベルとなるため、初期化用トランジスタ61、62はオフされ、各コンデンサ46、57の充電が始まる。そして、上記と同様に、インバータ55の出力がHレベル(リセット解除信号)とされ、外部の制御ロジック回路のリセットが解除されると共に、Nch型MOSFET42およびPch型MOSFET43に流れる電流がカットされる。これにより、リセット信号が出力された後は再び消費電流がない状態とすることができる。
このように、リセット解除の出力状態を維持するパワーオンリセット回路200において、初期化用トランジスタ61、62を介して、リセット解除の状態を維持するコンデンサ46、57の電荷をグランドGNDに放電することにより、リセット信号生成部40にて再びリセット信号を確実に生成することができる。また、動作電圧VCCが瞬断したときのみ電源瞬断検出回路部20が動作するため、動作電圧VCCの瞬断を検出するための消費電力を必要とせず、パワーオンリセット回路200の消費電力を低減させることができる。
(他の実施形態)
パワーオンリセット回路において、リセット解除の状態を維持するためのコンデンサに上記各実施形態で示される初期化用トランジスタを接続し、この初期化用トランジスタを電源瞬断検出回路部20にて制御することで、確実にリセット信号を生成することができる。
本発明の第1実施形態に係るパワーオンリセット回路の回路図である。 図1に示すパワーオンリセット回路の動作に係るタイミングチャートである。 本発明の第2実施形態に係るパワーオンリセット回路の回路図である。 図3に示すパワーオンリセット回路の動作に係るタイミングチャートである。
符号の説明
1…動作電圧端子、10、40…リセット信号生成部、11a…抵抗、11b、46、57…コンデンサ、13、61、62…初期化用トランジスタ、20…電源瞬断検出回路部、21…ダイオード、22…抵抗、23…コンデンサ、24…インバータ部。

Claims (2)

  1. 動作電圧端子(1)とグランドとの間で直列接続された第1抵抗(11a)および第1コンデンサ(11b)と、前記第1抵抗と前記第1コンデンサとの接続点をAとしたとき、この接続点Aと前記グランドとの間に接続される初期化用トランジスタ(13)と、を有し、前記動作電圧端子に動作電圧が入力されることで、前記第1コンデンサが充電されるようになっており、この第1コンデンサの充電に応じて、前記接続点Aの電位が第1しきい値(Vtp20)を超えない場合、リセット信号を出力し、前記接続点Aの電位が前記第1しきい値を超える場合、リセット解除信号を出力するリセット信号生成部(10)と、
    前記動作電圧端子と前記グランドとの間で直列接続された第2抵抗(22)および第2コンデンサ(23)と、前記第2抵抗に並列接続されたダイオード(21)と、前記第2抵抗と前記第2コンデンサとの接続点をBとしたとき、この接続点Bと前記グランドとの間に接続されると共に、前記接続点Bの電位に基づいて動作するインバータ部(24)と、を有し、前記インバータ部の入力は前記動作電圧端子に接続されると共に、前記インバータ部の出力は前記リセット信号生成部の前記初期化用トランジスタに接続されており、前記インバータ部に入力される前記動作電圧が第2しきい値を超える場合、前記インバータ部は前記初期化用トランジスタをオフする信号を出力し、前記動作電圧が前記第2しきい値を下回る場合、前記インバータ部は前記初期化用トランジスタをオンする信号を出力する電源瞬断検出回路部(20)と、を備え、
    前記動作電圧端子に入力される前記動作電圧が瞬断した場合、前記動作電圧が前記第2しきい値を下回ることにより、前記インバータ部によって前記初期化用トランジスタがオンされることで、前記第1コンデンサに充電された電荷が前記初期化用トランジスタを介して前記グランドに放電され、前記接続点Aの電位が前記第1しきい値を下回ることで前記リセット信号生成部から前記リセット信号が出力されるようになっており、この後、前記動作電圧が前記第2しきい値を上回ることにより、前記インバータ部によって前記初期化用トランジスタがオフされることで、前記第1コンデンサが充電され、前記接続点Aの電位が前記第1しきい値を上回ることで前記リセット信号生成部から前記リセット解除信号が出力されるようになっていることを特徴とするパワーオンリセット回路。
  2. 動作電圧端子(1)に入力される動作電圧に応じてリセット信号を出力した後、このリセット信号を解除するためのリセット解除信号を出力すると共に、前記リセット解除信号を出力した後に前記動作電圧端子とグランドとの間に形成されたリセット信号生成経路に流れる電流をカットする機能と、前記リセット信号生成経路に備えられると共に、前記動作電圧が入力されて充電されることで、前記リセット解除信号の出力状態を保持するコンデンサ(46、57)と、を有するリセット信号生成部(40)と、
    前記コンデンサの高電位側に一端が接続されると共に、他端がグランドに接続された初期化用トランジスタ(61、62)と、
    前記動作電圧端子と前記グランドとの間で直列接続された抵抗(22)およびコンデンサ(23)と、前記抵抗に並列接続されたダイオード(21)と、前記抵抗と前記コンデンサとの接続点をBとしたとき、この接続点Bと前記グランドとの間に接続されると共に、前記接続点Bの電位に基づいて動作するインバータ部(24)と、を有し、前記インバータ部の入力は前記動作電圧端子に接続されると共に、前記インバータ部の出力は前記初期化用トランジスタに接続されており、前記インバータ部に入力される前記動作電圧がしきい値を超える場合、前記初期化用トランジスタをオフする信号を出力し、前記動作電圧が前記しきい値を下回る場合、前記初期化用トランジスタをオンする信号を出力する電源瞬断検出回路部(20)と、を備え、
    前記動作電圧端子に入力される前記動作電圧が瞬断した場合、前記動作電圧が前記しきい値を下回ることにより、前記インバータ部によって前記初期化用トランジスタがオンされ、前記コンデンサに充電された電荷が前記初期化用トランジスタを介して前記グランドに放電されることで前記リセット信号生成部において前記リセット解除信号の出力状態が解除され、前記リセット信号生成部から前記リセット信号が出力されるようになっており、この後、前記動作電圧が前記しきい値を上回ることにより、前記インバータ部によって前記初期化用トランジスタがオフされて前記コンデンサが充電され、前記リセット信号生成部から前記リセット解除信号が出力されると共に、前記コンデンサによって前記リセット解除信号の出力状態が維持されるようになっていることを特徴とするパワーオンリセット回路。
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* Cited by examiner, † Cited by third party
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JP2010054217A (ja) * 2008-08-26 2010-03-11 Denso Corp 電圧低下検出回路
US8542041B2 (en) 2009-04-06 2013-09-24 Fujitsu Semiconductor Limited Semiconductor device and system
US9871509B2 (en) 2014-01-16 2018-01-16 Murata Manufacturing Co., Ltd. Power-on reset circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010054217A (ja) * 2008-08-26 2010-03-11 Denso Corp 電圧低下検出回路
US8542041B2 (en) 2009-04-06 2013-09-24 Fujitsu Semiconductor Limited Semiconductor device and system
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