JP2555134B2 - ビデオレート投影算出回路 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 画像解析、パターン認識等に利用するために動画像か
ら投影データをビデオレートで算出するビデオレート投
影算出回路に関し、 ビデオレートで投影データを算出するメモリのクリア
動作を垂直帰線期間中に行うことなく、しかも水平走査
の１行目の画素値も取り込むようにするビデオレート投
影データ算出回路を提供することを目的とし、 ディジタルビデオ信号から各画像の画素値の垂直方向
の和の値である投影データをビデオレートで算出する回
路において，各画面の入力に同期した垂直同期信号から
メモリ選択信号を生成するメモリアドレス選択回路と，
投影データを格納する２つのメモリバンクを備え，各メ
モリバンクに２つのメモリ及び各メモリに対応してメモ
リ出力とディジタルビデオ信号とを加算する２つの加算
回路とを設け，入力画素と同期するクロックから，入力
された画素の画像上における位置を算出する座標生成回
路と,2つのメモリバンクのうちの一方を投影用，他方を
外部機器読出し用とするためのメモリ選択回路と，投影
算出時に上記各メモリバンク内の２つのメモリをそれぞ
れ奇数番の画素用と偶数番の画素用に交互にアクセスす
るようアドレスを生成するバンクアドレス生成回路と，
画像の第１行目の走査の時にメモリから読出して加算回
路に入力するデータを０にするデータ制御回路とを備え
るよう構成する。

［産業上の利用分野］ 本発明は画像解析、パターン認識等に利用するために
動画像から投影データをビデオレートで算出するビデオ
レート投影算出回路に関する。

画像の投影は、即ち画素値に水平方向または垂直方向
の和のデータは、画像解析、パターン認識等に利用さ
れ、現在ではできるだけ高速に結果を得ることが要求さ
れ、ビデオレート即ちビデオ信号の進行に追随してリア
ルタイムに処理する投影算出、およびその結果の常時読
み出しを可能とする装置の出現が望まれている。

［従来の技術］ 従来の画像の投影を算出する技術としてはビデオ信号
をフリーズ（凍結）して静止画として捉え、その画像の
投影結果を得る（フレームメモリに格納してデータを読
み出す）方法や、垂直方向の投影結果を得るために画像
を90度回転する方法（本出願人による特願昭61−288045
（特開昭63−140381号）号）があった。これらでは、処
理速度が遅いこととリアルタイムで結果を出力すること
が出来ないという欠点があった。

これに対し、本出願人によりビデオレートにより投影
算出回路が提案されており（特願昭62−33651（特開昭6
3−201789号）号）、その構成を従来例の構成図として
第４図に示す。

第４図において、41は座標生成回路で１画素が送られ
る周波数のクロックを入力として現在の画素の座標を生
成する。42は領域設定回路であり外部から投影を求める
べき領域を設定し、43は投影マスク生成回路であり、現
在の画素が投影すべき領域である時出力を発生する。44
は加算回路で、入力画素とメモリの内容との和を算出す
る。45はメモリ選択生成回路で、外部から入力されたメ
モリ選択信号と１画面終了後選択する。46はメモリアド
レス選択回路であり、メモリ選択生成回路45の出力によ
り制御されてメモリ１、２の一方に外部MPUアドレスを
他方に水平座標の値をアドレスとして選択し、次のパイ
プラインアドレス生成回路47に出力する。47はパイプラ
インアドレス生成回路であり、メモリアドレス選択回路
46から受け取った２つのアドレスに基づいて１クロック
の１サイクルの間に対応する各メモリの読取りアドレス
と書込みアドレスを与える。48−１、48−２は投影デー
タを算出・格納するメモリ、50はメモリクリア生成回路
であり、画像の垂直帰線期間中または第１行走査の時に
メモリの内容をクリアする。

第４図の動作を概説すると、まず、第５図（ａ）に示
すような関係で垂直同期信号と水平同期信号が現れ、そ
の各水平同期信号の間に第５図（ｂ）に示すように水平
走査による各画素のアナログ信号をA/D変換して発生し
たディジタルビデオ信号が各クロックに対応して現れ
る。投影データは、第６図に示すような原理で算出され
る。即ち、第６図には１つの画面60の状態が示され、各
水平走査の行（垂直座標）１、２、３・・の各クロック
に対応する位置（水平座標）Ａ、Ｂ、Ｃ・・に画像デー
タが1A、1B、1C・・2A、2B、2C・・と順次現れ、その都
度メモリ61に各垂直位置の画像データを各水平走査毎に
順次加算することにより実行される。その様子は第６図
の水平座標のＡについてて示されている。

第４図の２つのメモリ48−１、48−２は座標生成回路
41からの水平方向座標をアドレスとして垂直方向の画素
値の和、即ち投影データを格納し、一方は投影動作用、
他方は外部MPU（マイクロプロセッサ）読み出し用とな
り、その機能に各画面毎（垂直同期信号の入力毎）にメ
モリ選択生成回路45により選択されて交替する。投影動
作はメモリの或るアドレスのデータを読出して加算回路
44に供給し、画像のこのアドレスのディジタルビデオ信
号（画素値）と加算し、再びこのアドレスでメモリに書
込む。

この動作を画像データの進行に同期してパイプライン
処理で行い、バイプラインアドレス生成回路47で１サイ
クルの間に読出しアドレスとこれより１サイクル遅れた
書込みアドレスを交互にあたえる。メモり48−１、48−
２は投影データを算出して読出しが行われた後、次の投
影動作に移る時に以前の投影データが残っているので、
その内容をクリアする必要があり（クリアしないと、前
回の投影結果と加算することになる）、そのためにメモ
リクリア回路50が設けられている。

［発明が解決しようとする課題］ 第４図に示す従来例の構成によれば、メモリを各画面
毎にクリアするためにメモリクリア回路を設け、この回
路は垂直帰線期間中もしくは１行目の走査の時にクリア
信号をメモリに供給することにより、投影動作をするメ
モリの内容をクリアする。ところが、垂直帰線期間中に
クリア動作を行うと、その間にメモリの読出しを実行す
ることができないという問題があり、水平走査の１行目
の間にクリア動作を行うと、その１行目に入力する画素
値（ディジタルビデオ信号）を投影データとして取り込
むことができないという問題がある。

本発明は、ビデオレートで投影データを算出するメモ
リのクリア動作を垂直帰線期間中に行うことなく、しか
も水平走査の第１行目の画素値も取り込むようにするビ
デオレート投影データ算出回路を提供することを目的と
する。

［課題を解決するための手段］ 本発明の原理的構成図を第１図に示す。

第１図の10はメモリアドレス選択回路、11はメモリ選
択回路、12は座標生成回路、13はバンクアドレス生成回
路、14は２つのメモリ141（Ａ−１）、142（Ａ−２）と
加算回路143、144を備えるバンクＡ、15は２つのメモリ
151（Ｂ−１）、152（Ｂ−２）と加算回路153、154を備
えるバンクＢ、16は出力データ選択回路、17はデータ制
御回路を表す。

本発明は、垂直方向の投影結果をビデオレートで出力
し、それを格納したメモリを常に読出し可能とするため
に２つのバンクを設け、一方では外部機器からの読出し
を行えるようにし、投影データの算出において第１行目
の水平走査のタイミングでメモリから加算回路への入力
するデータをクリアし同時に１行目の画素値を投影デー
タの算出用データとして利用するものである。

［作用］ 第１図の座標生成回路12はクロックと水平同期信号お
よび垂直同期信号を入力とし、現在入力されている各画
素のディジタルビデオ信号が画面上（または画像上）の
どの位置に表れたものかを示す水平座標と垂直座標を生
成する。

メモリアドレス選択回路10は、メモリ選択回路11の出
力、外部機器（例えばマイクロプロセッサ）からの外部
アドレス入力および座標生成回路12からの水平座標入力
を受け取って、バンクＡ、Ｂの一方のバンクから投影デ
ータ算出結果を読取り、他方のバンクに投影データを算
出動作させるようアドレスの選択を行う。バンクアドレ
ス生成回路13は、メモリアドレス選択回路10からの出力
を受けて、バンクＡとバンクＢのそれぞれの２つのメモ
リに対して、クロック毎（各画素値の入力毎）に交互に
アクセスするようアドレスを生成する。バンクＡ、Ｂか
らの投影データの出力は出力データ選択回路16において
メモリ選択回路11からの制御信号（外部メモリ選択信号
に応じる）により選択されて、対応する一方のバンクの
２つのメモリから読出しデータが外部機器へ出力され
る。

投影データの算出動作が一方のバンクで行われる時、
その中の２つのメモリはクロック毎に発生するアドレス
（水平座標）の奇数、偶数に対応して交互に動作する。
その１つのメモリＡ−１における動作は、読み出しアク
セスにより水平位置のアドレスからデータが読出されて
レジスタ145に設定され、対応する加算回路143に出力す
る。この時加算回路143の他の入力にディジタルビデオ
信号が入力されるので両者が加算されてその結果がメモ
リＡ−１の同じアドレスに格納される。

外部データが入力されると、１画面分の投影データが
算出された後、バンクが切換えられ、他方のバンクにお
いて投影動作が開始され、その他方のバンクの各メモリ
には投影データ算出結果が格納されている。そのため、
座標生成回路12の座標値が第１行目の走査を表す値にな
ったことを検出すると出力を発生するデータ制御回路17
を設け、その出力をレジスタのクリア入力に供給するこ
とにより、メモリから読出したデータはレジスタに設定
されない。その間、加算回路には第１行目の走査による
画素値であるディジタルビデオ信号が入力され、その値
がそのままメモリに格納される。

［実施例］ 第２図に本発明の実施例の構成図を示す。

第２図の21はセレクタ、22はデマルチプレクサ、23は
レジスタ、24、25はカウンタ、26〜29はレジスタ、30は
バンクＡ、31はバンクＢ、32、33はメモリ出力セレク
タ、34はゲート回路（第１図のデータ制御回路に相当す
る）である。

実施例の動作を説明すると、外部アドレスの下位２ビ
ットがデマルチプレクサ22に入力すると、バンク内のど
ちらのメモリを有効にするかを指定する制御信号と投影
結果である16ビット（画像データ入力は各画素毎に８ビ
ットであるが、これを垂直方向に加算した結果は16ビッ
ト分格納する）のデータを８ビットとして出力するため
のデータ出力タイミング信号220を生成し、２入力１出
力のメモリ出力セレクタ32、33を制御する。

カウンタ24、25はクロックと画像制御信号入力である
水平同期信号、垂直同期信号から画素座標を計算して、
水平座標をアドレスとしてセレクタ21に出力する。セレ
クタ21でば外部アドレスか、カウンタ24から入力する座
標アドレスかを選択して出力する。

レジスタ23は外部データによりバンクＡ、Ｂの何れが
投影状態（投影データ算出状態）か、または外部出力状
態（投影データの出力状態）かが指定され、その状態を
示す信号230によりセレクタ21における選択が制御され
る。たとえば、バンクＡが投影を行い、バンクＢが外部
出力状態になっている場合、外部アドレスはレジスタ2
6、27を通してバンクＡのメモリ301、302に送られ、座
標アドレスはセレクタ21からレジスタ28、29を通してＢ
バンクのメモリ311、312に送られる。レジスタ26〜29は
画素データとのタイミングをとるために設けられてい
る。

次に、これらのアドレスがメモリに入力されると、そ
の番地のデータが読出され、そのバンクが外部出力状態
なら、２入力１出力のメモリ出力セレクタ32、33に出力
され、外部機器へ出力される。また、投影を行っている
なら、メモリの出力はレジスタ305、306または315、316
に出力され、この出力と画像データ入力とがアダー（加
算器）303、304または313、314で加算されて、加算結果
は再びそれぞれのメモリに書込まれる。バンクを外部デ
ータにより切り換えることによりいつでも投影結果とし
て読出すことができる。

これらの各バンクＡ、Ｂ内の２つのメモリのタイムチ
ャート図を第３図（ａ）に示す。即ち、クロックに対応
して入力される画像データp2、p3、p4・・・が発生する
と、それに対応して各バンクのメモリ301、311（第３図
でメモリ１と表示）とメモリ302、312（第３図でメモリ
２と表示）には、入力画素が奇数アドレスの時にメモリ
301または311にアクセスし、入力画素が偶数アドレスの
時メモリ302または312にアクセスして、アドレス毎に各
バンク内の２つのメモリを交互にアクセスする。

カウンタ25では垂直座標を計数しており、その値が０
の時（第１行目の走査時）には、計数出力を検出するゲ
ート回路34の出力がロー（LOW）となり、これがレジス
タ305、306、315、316のクリア端子に入力しているの
で、メモリデータ入力は０となり、その時の各アダー30
3、304または313、314からはその時（第１行目）の画像
データだけが出力され、メモリに新たな算出データとし
て記憶される。

第３図（ｂ）に従来例と本発明の作用対比図を示す。
この図に示すように垂直帰線期間にメモリをクリアする
従来例の場合には投影データの読み出しが不能であった
が、本発明によれば、何時でも読出しが可能となる。

［発明の効果］ 本発明によれば、パイプライン処理により投影算出を
行うことができるので、フレームメモリも必要はなく、
また画像を回転せずに第１行目から最終行目までのデー
タの垂直方向の算出ができる。更に、メモリクリア期間
が必要ないので、垂直帰線期間中なら何時でもバンクの
切り換えを行うことができるので、最新の投影結果を常
時アクセスすることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の実施
例の構成図、第３図（ａ）は各メモリバンク内の２つの
メモリのタイムチャート図、第３図（ｂ）は本発明と従
来例との作用対比図、第４図は従来例の構成図、第５図
（ａ）は垂直および水平同期信号を示す図、第５図
（ｂ）はディジタルビデオ信号のタイミングを示す図、
第６図は投影データ算出の原理を示す図である。 第１図中、 10:メモリアドレス選択回路 11:メモリ選択回路 12:座標生成回路 13:バンクアドレス生成回路 14:バンクＡ 15:バンクＢ 16:出力データ選択回路 17:データ制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−201789（ＪＰ，Ａ) 特開 昭63−140381（ＪＰ，Ａ) 特開 昭61−138330（ＪＰ，Ａ) 特開 昭61−117673（ＪＰ，Ａ) 特開 昭61−9768（ＪＰ，Ａ) 特開 昭57−193853（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ディジタルビデオ信号から各画像の画素値
   の垂直方向の和の値である投影データをビデオレートで
   算出する回路において， 各画面の入力に同期した垂直同期信号からメモリ選択信
   号を生成するメモリアドレス選択回路と， 投影データを格納する２つのメモリバンクを備え，各メ
   モリバンクに２つのメモリ及び各メモリに対応してメモ
   リ出力とディジタルビデオ信号とを加算する２つの加算
   回路とを設け， 入力画素と同期するクロックから，入力された画素の画
   像上における位置を算出する座標生成回路と， ２つのメモリバンクのうちの一方を投影用，他方を外部
   機器読出し用とするためのメモリ選択回路と， 投影算出時に上記各メモリバンク内の２つのメモリをそ
   れぞれ奇数番の画素用と偶数番の画素用に交互にアクセ
   スするようアドレスを生成するバンクアドレス生成回路
   と， 画像の第１行目の走査の時にメモリから読出して加算回
   路に入力するデータを０にするデータ制御回路とを備え
   ることを特徴とするビデオレート投影算出回路。