JPS63201789A - ビデオレ−ト投影算出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 本発明は、ディジタルビデオ信号から画像の垂直方向の
投影データをビデオレートに算出し、これを格納したメ
モリを常に読出し可能とするため、二つの投影結果格納
メモリを持ち、パイプライン処理を用いて算出した投影
結果を一方のメモリに格納すると共に他方のメモリから
常に最新の投影結果を読み出しできるようにしたもので
ある。

［産業上の利用分野コ 本発明は画像処理に係わり、特に画像の投影データを高
速に算出する回路に関する。

画像の投影、即ち画素値の水平方向または垂直方向の和
のデータは、画像解析、パターン認識等に利用され、現
在では、できるだけ高速に結果を得ることが要求され、
ビデオレートによる、即ちビデオ信号の進行に追随して
リアルタイムに処理する投影算出、およびその結果の常
時読出しを可能とする装置の出現が要求されている。

［従来の技術］ 従来、画像の投影を算出する技術としては、ビデオ信号
をフリーズ（凍結）して静止画として捉え、その画像の
投影結果を得るものであった。その例を第６図に示す。

この例では、ディジタルビデオ信号を１画面メモリ　（
フレームメモリ）に格納し、マイクロプロセッサががそ
の画像データを読み、投影結果を算出していた。

これに対して、ビデオレートに投影を算出し得る回路を
提案し、本出願人により特許出願されてイル。（特ｉ１
ｊ昭６１−２１ｇ０４ｒ））。

［発明が解決しようとする問題点］ 第６図に示した従来技術では、処理速度が遅いため、ビ
デオ信号を一度メモリに格納した後に、そのデータを読
み出すことにより投影を算出していたが、フレームメモ
リを必要とするという欠点と、リアルタイムに結果が出
力されないという欠点があった。

特願昭６１−２ｇＦ１０４Ｓによる従来技術によれば、
垂直方向の投影結果を得るためには、画像を９０度回転
しなければならず、そのハードウェアが必要であるばか
りではなく、回転により少なくとも１画面（１フレーム
）分の遅れを生ずる。

本発明は、このらうな従来の問題点を解消した新規なビ
デオレート投影算出回路を提供しようとするものである
。

［問題点を解決するための手段］ 第１図は本発明のビデオレート投影算出回路の原理ブロ
ック図を示す。

図において、１は座標生成回路であり、１画素が送られ
る周波数のクロックを入力とし現在の画素の座標を生成
する。

２は領域設定レジスタであり、外部から投影を求めるべ
き領域を設定する。

３は投影マスク生成回路であり、現在の画素が投影すべ
き領域にあるか否かを決定する。

４は加算回路であり、入力画素とメモリの内容との和を
算出する。

５はメモリ選択生成回路であり、外部メモリ選択信号を
１画面終了後選択する。

６はメモリアドレス選択回路であり、メモリ選択生成回
路５の出力により、それぞれのメモリに外部アドレスか
、座標生成回路の出力のアドレスかをメモリに与える。

与はパイプラインアドレス生成回路であり、クロックの
１サイクルの間に対する読取リアドレスと書込みアドレ
スを与える。

８−１および８−２はメモリである。

９は出力データ選択回路であり、メモリ選択回路５の出
力によりメモリの８−１か８−２の出力を選択する。

１０はメモリクリア生成回路であり、画像の垂直帰線期
間中または第１行走査のときにメモリの内容をクリアす
る。

［作用］ 二つのメモリ８−１および８−２は、水平方向座標をア
ドレスとして、垂直方向の画素値の和、即ち投影データ
を格納する。

二つのメモリ８−１および８−２の一方は投影動作用、
他方は外部ＭＰＵ読出し用となる。

投影動作中のメモリでは、画像走査の途中の段階では、
現在の水平走査線までの投影結果が格納されている。

投影動作中のメモリの成るアドレスのデータを読み出し
、画像のこのアドレスの画素値を加算し、再びこのアド
レスでメモリに書き込む。

この動作を画像データの進行に同期してパイプライン処
理で行うために、パイプラインアドレス生成回路７によ
り、クロックの１サイクルの間に読出しアドレスと、こ
れより１サイクル遅れた書込みアドレスを交互に与える
。

このようにして、垂直方向の投影データをパイプライン
処理によりビデオレートで算出することができる。

また、その投影結果を保持するメモリとして８−１と８
−２の二つを備えて、それらの切換えを画像の１画面間
の区切れである垂直同期信号と同期を採り行うことによ
って、外部から常に最新の投影結果を、メモリが二つあ
ることを意識せずに、アクセスすることができる。

［実施例］ 以下第２図〜第５図に示す実施例により、本発明をさら
に具体的に説明する。

第２図は、本発明の一実施例の回路構成ブロック図であ
る。

第３図は、本実施例におけるディジタルビデオ信号とク
ロックとのタイミングを示す図である。

第４図は、本実施例における垂直同期信号および水平同
期信号のタイムチャートである。

第２図において、１１はカウンタ（ＣＴＲ）であり、水
平同期信号をクリア入力に、クロックをクロック入力と
して計数し、現在の画素の水平方向の位置座標を出力す
る。

１２もカウンタ（ＣＴＲ）であり、垂直同期出力をクリ
ア人力に、水平同期信号をクロック人力とじて計数し、
現在の画素の垂直方向の位置座標を出力する。

２Ｌ　２２．２３．２４はレジスタ（ＩＩＥＧ）であり
、レジスタ２１には外部マイクロプロセッサ（以下、Ｍ
ＰＵと略記する）から水平方向の投影開始位置座標を格
納し、レジスタ２２には垂直方向の投影開始位置座標を
格納し、レジスタ２３には水平方向の投影終了座標を格
納し、レジスタ２４には垂直方向の投影終了位置座標を
格納する。

従って、レジスタ２１〜２４は、投影すべき領域の設定
回路を構成する。

３１は比較器（ＣＭＰ）であり、カウンタ１１の出力が
レジスタ２１の出力以上となったとき「高」レベルを出
力する。

３２も比較器（ＣＭＰ）であり、カウンタ１２の出力が
レジスタ２２の出力以上となったとき「高」レベルを出
力する。

３３、３４も比較器（ＣＭＰ）であるが、比較器３３は
カウンタ１１の出力がレジスタ２３の出力以下の間は「
高」レジスタを出力しカウンタ１１の出力がレジスタ２
３の出力以上となると「低」レベルを出力する。

比較器３４はカウンタ１２の出力がレジスタ２４の出力
以下の間は「高」レジスタを出力しカウンタ１２の出力
がレジスタ２４の出力以上となると「低」レベルを出力
する。

３５はＡＮＤ回路であり、４つの入力がすべて「高」レ
ベルとなったとき「高」レベルを出力する。

ＡＮＤ回路３５の出力の「高」レベルは現在の画素が投
影すべき領域にあることを示し、３１〜３５をもって投
影マスク生成回路を構成する。

４１ばクリア付きレジスタ（ＲＥＧ）であり、ＡＮＤ回
路３５の出力をクリア入力とし、クロックをクロック入
力とし、ディジタルビデオ出力をデータ入力として、Ａ
ＮＤ回路３５の出力が「低」レベルのときは“０”をデ
ータ出力し、ＡＮＤ回路３５の出力が「高」レベルのと
きはデータ入力を出力する。

４２は同期をとるためのレジスタ（ＲＥＧ）であり、ク
ロックをクロック入力とし、レジスタ４２の出力をデー
タ入力とする。

４３はレジスタ（ＲＥＧ）であり、メモリ８１または８
２の出力をデータ入力とし、クロックをクロック人力と
する。

４４は加算器（ＡＤＤ）であり、レジスタ４２の出力と
レジスタ４３の出力の加算値を出力する。

４５はクリア付きレジスタ（ＲＥＧ）であり、ゲート回
路１０１の出力が「高」レベルのときデータをクリアし
、クロックをクロック入力とし、加算器４４の出力をデ
ータ入力とする。レジスタ４５の出力はメモリ８１また
は８２に入力され格納される。

５１はレジスタ（ＲＥＧ）であり、外部ＭＰＵからのメ
モリ選択信号を格納する。

５２もレジスタ（１？ＥＧ）であり、垂直同期信号をク
ロック入力とし、レジスタ５１の出力をデータ入力とし
て１画面の入力終了後にメモリ選択信号を変更する。

５３は排他的論理和回路（［１ＯＲ）であり、レジスタ
５１と５２の出力を入力とし、二つの入力が同じときに
、外部ＭＰＵに対して読出しオーケーの信号を出力する
。即ち、外部ＭＰＵからメモリ選択信号が上がったとき
、１画面の終了後にメモリ切換え信号（レジスタ５２の
出力）を出力し、外部ＭＰＵ読出しオーケー信号を出力
する。

６１、６２はともにセレクタ（ＳＥＬ）であり、カウン
タ１１の出力と外部ＭＰＵアドレスをデータ入力とし、
レジスタ５２の出力をセレクト入力として、レジスタ５
２の出力に応じてそれぞれ逆の入力を出力する。

セレクタ６１．６２はメモリアドレス選択回路を構成し
、例えば、レジスタ５２の出力が「高Ｊレベルのときは
、セレクタ６１の出力は外部ＭＰＵアドレス、セレクタ
６２の出力はカウンタ１１の出力、レジスタ５２の出力
が［低］レベルのときは、セレクタ６１の出力はカウン
タ１１の出力、セレクタ６２の出力は外部ＭＰＵアドレ
スとなる。

７１はレジスタ（ＲＥＧ）であり、セレクタ６１の出力
をデータ入力、クロックをクロック入力とする。

７３もレジスタ（ＲＥＧ）であり、レジスタ７１の出力
をデータ入力、クロックをクロック入力とする。

７５はセレクタ（ＳＥＬ）であり、レジスタ７１の出力
とレジスタ７３の出力をデータ入力とし、クロ・２りを
セレクト入力とする。

セレクタ７５の出力は、投影動作中のときは、第５図に
示すように、カウンタ１１の出力から１クロツクサイク
ル遅れたアドレスと２クロツクサイクル遅れたアドレス
とを１クロツクサイクル内に交互に切り換えて出力し、
パイプラインアドレス生成回路を構成する。

レジスタ７３の出力が読出しアドレスＲ１，Ｒ２，Ｒ３
、−となり、レジスタ７５の出力が書込みアドレスＷｌ
、　Ｗ２．目、−となる。

レジスタ（ＲＥＧ）　７２、レジスタ（＋？ＥＧ）　７
４、およびセレクタ（ＳＥＬ）　７６も、全く同一なパ
イプラインアドレス生成回路を構成する。

外部ＭＰＵ読出し動作のときは、通常１００ｎｓ程度の
クロック周期に対して充分長い間隔でアドレスが変更さ
れるので、パイプラインアドレス生成回路は影響を与え
ない。

８１はメモリ（ＭＵＭ）であり、セレクタ７５の出力を
アドレス入力とし、レジスタ４５の出力をデータ入力と
する。

８２もメモリ（ＭＥＭ）であり、セレクタ７６の出力を
アドレス入力とし、レジスタ４５の出力をデータ入力と
する。

９１はセレクタ（ＳＥＬ）であり、メモリ８１および８
２の出力をデータ入力とし、レジスタ５２の出力をセレ
クト入力として、その出力は、セレクタ６１の出力が外
部ＭＰＵアドレスの場合はメモリ８１の出力をセレクト
し、セレクタ６１の出力がカウンタ１１の出力の場合は
メモリ８２の出力をセレクトする。セレクタ９１の出力
は外部ＭＰＵへの読出し出力となる。

９２もセレクタ（Ｓ［！Ｌ）であり、メモリ８１および
８２の出力をデータ入力とし、レジスタ５２の出力をセ
レクト入力として、その出力は、セレクタ６２の出力が
外部ＭＰＵアドレスの場合はメモリ８１の出力をセレク
トし、セレクタ６２の出力がカウンタ１１の出力の場合
はメモリ８２の出力をセレクトする。セレクタ９２の出
力はレジスタ４３への入力となる。

１０１はゲート回路であり、カウンタ１２の出力を入力
とし、画像の第１ライン目のときに「高」レベルを出力
する。これによって画像の第１ラインの走査の間はレジ
スタ４５の値をクリアするから、従って投影動作中のメ
モリの内容はクリアされる。

［発明の効果］ 以上説明のように本発明によれば、パイプライン処理に
より行うことができるので、フレームメモリ無しで、且
つ画像を回転することなしに垂直方向の投影を算出でき
、また二つのメモリを持つことにより、最新の投影結果
を常にアクセスすることができ、高速画像処理に寄与す
る効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の回路構成ブロック図、 第３図は本発明の一実施例におけるディジタルビデオ信
号のタイミングを示す図、 第４図は本発明の一実施例における水平および垂直同期
信号を示す図、 第５図は本発明の一実施例における投影時のメモリアド
レスを示す図、 第６図は従来例の構成を示すブロック図である。 図面において、 １は座標生成回路、　　　　２は領域設定回路、３は投
影マスク生成回路、　４は加算回路、５はメモリ選択生
成回路、 ６はメモリアドレス選択回路、 ７はパイプラインアドレス生成回路、 ８−１．８−２はメモリ、 ９は出力データ選択回路、 １０はメモリクリア生成回路、 １１、１２はカウンタ（ＣＴＲ）、 ２１〜２４．４１〜４３．４５．５Ｌ　５２．７１〜７
４はレジスタ（ＲＥＧ）、 ３１〜３４は比較器（ＣＭＰ）、　　４４は加算回路（
ＡＤＤ）、５３は排他的論理和回路（ＥＯＲ）、 ６１、６２．７５．７６、９１．９２はセレクタ（ＳＥ
Ｌ）、８１、８２はメモリ、　　　　　　１０１はゲー
ト回路、をそれぞれ示す。 第　　　３　　　図 ■ １■＝８．５μｓ 本発明の一実晧例における水平および垂直同期信号を示
す図第　　　４　　　図 第　　　５　　　図 第６図

Claims (1)

1. 【特許請求の範囲】 ディジタルビデオ信号の形をもって与えられた画像中の
   指定された矩形領域における画素値の垂直方向の和の値
   である投影データを求める回路であって、 投影データを格納する二つのメモリ（８−１および８−
   ２）と、 入力画素と同期するクロックから、入力された画素の画
   像上における位置を算出する座標生成回路（１）と、 投影すべき領域の始点と終点の位置を保持する領域設定
   回路（２）と、 座標生成回路（１）の出力と領域設定回路（２）の出力
   から、入力された画素が投影すべき画素か否かを決定す
   る投影マスク生成回路（３）と、ディジタルビデオ信号
   と投影動作しているメモリ（８−１若しくは８−２）の
   出力と投影マスク生成回路（３）の出力を入力とし、入
   力画素値と投影動作しているメモリ（８−１若しくは８
   −２）の出力との和を出力する加算回路（４）と、 １画面の入力に同期した垂直同期信号からメモリ選択信
   号を生成するメモリ選択生成回路（５）と、二つのメモ
   リ（８−１および８−２）のうち一方を投影結果格納用
   、他方を外部機器読出し用とするためアドレスを選択す
   るアドレス選択回路（６）と、投影算出時にクロックの
   １サイクル内にメモリ（８−１または８−２）に対して
   読取リアドレスと書込みアドレスを交互に出力するパイ
   プラインアドレス生成回路（７）と、 メモリ選択生成格納（５）の出力により二つのメモリ（
   ８−１および８−２）の出力を切り換える出力データ選
   択回路（９）と、 画像の垂直帰線期間中若しくは１行目の走査のときにメ
   モリ（８−１または８−２）の内容をクリアするメモリ
   クリア生成回路（１０）を備えるよう構成したことを特
   徴とするビデオレート投影算出回路。