JPS63305475A - ビデオレ−ト投影算出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、ビデオレート画像処理分野において、垂直方
向の投影結果をビデオレートで出力し、それを格納した
メモリを常に読み出し可能とするために、投影結果を算
出し、それを一方のメモリに格納すると共に他方のメモ
リは外部機器からの読み出しを可能にした。このメモリ
を２バンクの構成とすることによりアクセスタイムの遅
い素子でも高速な処理ができるようにした。

〔産業上の利用分野〕

本発明は画像処理のための回路に関し、画像理解、パタ
ーン認識等に利用されるものである。

〔従来の技術〕

ディジタルビデオ信号の投影結果を得る従来技術の１つ
として第６図に示されるように、ビデオ信号をフリーズ
して静止画として捉え、その画像の投影結果を求めるも
のがある。この例では、ディジタルビデオ信号を一画面
メモリに格納し、マイクロプロセッサ（ＭＰＵ）がその
画像を読み投影結果を計算する。

他の１つの例として、投影結果をパイプライン処理して
メモリに書き込むビデオレート水平方向投影算出回路も
試みられている。

〔発明が解決しようとする問題点〕

静止画を用いる従来技術においては、処理速度が低速な
メモリ素子の使用を可能とするため、ディジタルビデオ
信号を一度メモリに格納し、そのデータを読み出して投
影を算出しているが、フレームメモリが必要であるとい
う欠点とリアルタイムに結果が出力されないという問題
点があった。

他のパイプライン処理を行う従来技術においては、投影
結果をパイプライン処理によりメモリに書き込むため、
１画素を処理する速度で現行の令名の値を読み出し、そ
の後に前行の読み出した値とその時の画素の加算結果の
書き込みを行わなければならず、メモリのアドレスをそ
の動作に従って切り換えてやらなければならないから高
速なメモリ素子が必要となるという問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である０図に示すよう
に、本発明の回路は、 １画素が送られる周波数のクロックを入力とし、現在の
画素の座標を生成する座標生成回路ｌ、外部から設定す
る領域設定回路２、 現在の画素が投影すべき領域にあるか否かを決定する投
影マスク生成回路３、 入力画素とメモリの内容との和を算出する加算回路４、 外部メモリセレクト信号を１画面終了後にメモリセレク
トするメモリ選択タイミング生成回路５、メモリ選択タ
イミング生成回路５の出力により、それぞれのメモリに
外部アドレスか、座標生成回路１の出力のアドレスか、
を与えるメモリセレクト回路６、 メモリの各バンクに対するアドレスを生成するバンクア
ドレス生成回路７、 メモリの内容をクリアするためのメモリクリア回路８、 第１メモリの第１バンク１０、 第１メモリの第２バンク１１、 第２メモリの第１バンク１２、 第２メモリの第２バンク１３、 第１メモリの２つのバンクの出力をバンクアドレス生成
回路の出力により選択するバンク出力セレクト回路１４
、および 第２メモリの２つのバンクの出力をバンクアドレス生成
回路の出力により選択するバンク出力セレクト回路１５
、 を具備する。

〔作　用〕

上述の回路において、まず、垂直方向の投影をパイプラ
イン処理によりビデオレートで算出し、その結果をメモ
リに格納する場合、奇数行の結果を第１バンクに格納し
、偶数行の結果を第２バンりに格納することにより、同
一行に対するメモリのリード・ライトのアドレスは切り
換える必要はなく同一のアドレスで行うことができる。

そして、その投影結果を保持するメモリを２セット持ち
、それらの切り換えを画像の１画面間の区切りである垂
直同期信号と同期をとり行うことにより、常に最新の投
影結果をメモリが２セツト×２バンクあることを意識せ
ずにアクセスすることができる。

〔実施例〕

本発明の一実施例としてのビデオレート投影算出回路の
回路図が第２図に示される。図において、Ｒはレジスタ
、ＣＴはカウンタ、ＥＸＯＲは排他的論理和ゲート、Ｃ
Ｐはコンパレータ、Ｓはセレクタ、ＡＮＤはアンドゲー
ト、Ｇはゲート、Ｍはメモリ、ＡＤＤはアダーをそれぞ
れ示す。

この実施例の回路は、レジスタ２２　、２３　、２４　
、２６　。

２７　、２８　、３２　、３３　、３４　、３５　、５
３　、５４　、５５　、５６、カウンタ５１　、５２、
排他的論理和ゲート２９、コンパレータ１７　、１８　
、１９　、２０、セレクタ３０　、３１　、４０　、４
１　。

４２　、４３、アンドゲート２１ゲート４４、メモリ３
６　、３７　、３８　、３９、およびアダー２５を具備
する。

第１図の各ブロックと対応づけると次のとおりである。

座標生成回路１にはカウンタ５１および５２が、領域設
定回路２にはレジスタ５３〜５６、およびコンパレータ
１７〜２０が、投影マスク生成回路３にはアントゲ−）
２１が、加算回路４にはレジスタ２２〜２４，２６、お
よびアダー２５が、メモリ選択タイミング生成回路５に
はレジスタ２７　、２８、および排他的論理和ゲート２
９が、メモリセレクト回路６にはセレクタ３０　、３１
が、バンクアドレス生成回路７にはレジスタ３２〜３５
が、それぞれ含まれる。

この回路の動作を説明する。クロックは、第３図に示す
ように、ディジタルビデオ信号の各画素の入力と同期し
ている。カウンタ５１は、水平同期信号をクリア入力、
クロックをクロック入力とし、現在の画素の水平方向の
位置を出力する。カウンタ５２は垂直同期信号をクリア
入力、水平同期信号をクロック入力とし、現在の画素の
垂直方向の位置を出力する。

レジスタ５３には、水平方向の投影開始位置を外部ＭＰ
Ｕから格納する。レジスタ５４には、垂直方向の投影開
始位置を外部ＭＰＵから格納する。

レジスタ５５には、水平方向の投影終了位置を外部ＭＰ
Ｕから格納する。レジスタ５６には、垂直方向の投影終
了位置を外部ＭＰＵから格納する。

コンパレータ１７は、カウンタ５１の出力がレジスタ５
３の出力以上となった時に高レベルを出力する。コンパ
レータ１８は、カウンタ５２の出力がレジスタ５４の出
力以上となった時に高レベルを出力する。コンパレータ
１９は、カウンタ５１の出力がレジスタ５５の出力以下
となった時に高レベルを出力する。コンパレータ２０は
、カウンタ５２の出力がレジスタ５６の出力以下となっ
た時に高レベルを出力する。アンドゲート２１は入力す
べてが高レベルとなった時に高レベルを出力する。レジ
スタ２２は、クリア付きレジスタでアンドゲート２１の
出力をクリア入力とし、クロックをクロック入力、ディ
ジタルビデオ信号をデータ入力とし、アンドゲート２１
の出力が低レベルの時は０をデータ出力し、アンドゲー
ト２１の出力が高レベルの時はデータ入力を出力する。

レジスタ２３は、同期をとるためのレジスタで逆相クロ
ックをクロック入力とし、レジスタ２２の出力をデータ
入力とする。レジスタ２４は、セレクタ４３の出力をデ
ータ入力とし、逆相クロックをクロック入力とする。ア
ダー２５はレジスタ２３の出力とレジスタ２４の出力の
加算結果を出力する。レジスタ２６はクリア付きレジス
タでゲート４４の出力が高レベルの時はデータをクリア
し、逆相クロックをクロック入力とし、アダー２５の出
力をデータ入力とする。

レジスタ２７は、外部ＭＰＵからメモリセレクト信号を
格納する。レジスタ２８は垂直同期信号をクロック入力
とし、レジスタ２７の出力をデータ入力とし、１画面の
入力終了後にメモリセレクト信号を変更する。排他的論
理和ゲート２９はレジスタ２７の出力とレジスタ２８の
出力を入力とし、２つの入力が同じ時に外部ＭＰＵに対
し読み出し可の信号を出力する。

セレクタ３０および３１は共にカウンタ５１の出力と外
部ＭＰＵアドレスをデータ入力とし、レジスタ２８の出
力をセレクト入力とし、レジスタ２８の出力によりそれ
ぞれ逆の入力を出力する。

例えば、レジスタ２８の出力が高レベルの時は、セレク
タ３０の出力は外部ＭＰＵアドレス、セレクタ３１の出
力はカウンタ５１の出力、レジスタ２８の出力が低レベ
ルの時は、セレクタ３０の出力はカウンタ５１の出力、
セレクタ３１の出力は外部ＭＰＵアドレスとなる。

レジスタ３２は、セレクタ３０の出力をデータ入力、ク
ロックをクロック入力とする。レジスタ３４は、レジス
タ３２の出力の最下位ビットを除くビットをデータ入力
、クロックをクロック入力とする。レジスタ３３は、セ
レクタ３１の出力をデータ入力、クロックをクロック入
力とする。レジスタ３５は、レジスタ３３の出力の最下
位ビットを除くビットをデータ入力、クロックをクロッ
ク入力とする。すなわち、レジスタ３２（バンク１）お
よびレジスタ３４（バンク２）、またはレジスタ３３　
（バンク１）およびレジスタ３５　（バンク２）から出
力されるアドレスは第５図のようになる。

メモリ３６は第１メモリの第１バンクで、レジスタ３２
の出力の最下位ビットを除くビットをアドレス入力、レ
ジスタ２６の出力をデータ入力とする。メモリ３７は第
１メモリの第２バンクでレジスタ３４の出力をアドレス
入力、レジスタ２６の出力をデータ入力とする。メモリ
３８は第２メモリの第１バンクで、レジスタ３３の出力
の最下位ビットを除くビットをアドレス入力、レジスタ
２６の出力をデータ入力とする。メモリ３９は第２メモ
リの第２バンクでレジスタ３５の出力をアドレス入力、
レジスタ２６の出力をデータ入力とする。

セレクタ４０はレジスタ３２の出力の最下位ビットをセ
レクト入力、メモリ３６および３７の出力をデータ入力
とし、レジスタ３２の出力の最下位ビットが低レベルの
時、メモリ３６の出力を出力し、レジスタ３２の出力の
最下位ビットが高レベルの時、メモリ３７の出力を出力
する。セレクタ４１はレジスタ３３の出力を最下位ビッ
トをセレクト入力、メモリ３８および３９の出力をデー
タ入力とし、レジスタ３３の出力の最下位ビットが低レ
ベルの時、メモリ３８の出力を出力し、レジスタ３３の
出力の最下位ビットが高レベルの時、メモリ３９の出力
を出力する。

セレクタ４２は、セレクタ４０および４１の出力をデー
タ入力とし、レジスタ２８の出力をセレクト入力とし、
出力としてセレクタ３０の出力が外部ＭＰＵアドレスの
場合はセレクタ４０の出力を選択し、セレクタ３０の出
力がカウンタ５１の出力の場合はセレクタ４１の出力を
選択する。セレクタ４３は、セレクタ４０および４１の
出力をデータ入力とし、レジスタ２８の出力をセレクト
入力とし、出力としてセレクタ３１の出力が外部ＭＰＵ
アドレスの場合はセレクタ４０の出力を選択し、セレク
タ３０の出力がカウンタ５１の出力の場合はセレクタ４
１の出力を選択する。ゲート４４はカウンタ５２の出力
を入力とするゲート回路で画像の第１ライン目の時に高
レベルを出力する。すなわち、画像の第１ライン目の時
にメモリの内容をクリアする。

第４図には水平同期信号および垂直同期信号の詳細が示
される。第５図には、投影時に用いられるバンク１およ
び２のアドレスの変化と投影データの加算の過程が示さ
れる。図において、メモリのアドレスは生成されるアド
レスの最下位ビットが除かれている。０の中の数字は行
を表す。

〔発明の効果〕

本発明によれば、パイプライン処理により投影算出を行
うことができるので、フレームメモリを必要とせず、ま
た画像を回転することなく、画像の垂直方向の投影を算
出でき、投影結果を格納するメモリを２バンク構成にす
ることにより、パイプライン・リード・ライトを行うこ
となしに投影を算出し格納できるので低速のメモリ素子
が使用可能となる。また２つのメモリを持つことにより
最新の投影結果を常にアクセスできる。

【図面の簡単な説明】 第１図は本発明の詳細な説明するブロック図、第２図は
本発明の実施例のビデオレート投影算出回路の回路図、 第３図は第２図の回路におけるクロックと画素入力の時
間関係を示す図、 第４図は水平同期信号および垂直同期信号を説明する図
、 第５図は第２図の回路における投影算出のタイムチャー
トを示す図、および 第６図は従来例を説明する図である。 図において、 １・・・座標生成回路、　　　　２・・・領域設定回路
、３・・・投影マスク生成回路、　４・・・加算回路、
５・・・メモリ選択タイミング生成回路、６・・・メモ
リセレクト回路、 ７・・・バンクアドレス生成回路、 ８・・・メモリクリア回路、 ９・・・出力データセレクト回路、 １０　、１１　、１２　、１３・・・メモリ、１４　、
１５・・・バンク出力セレクト回路。

Claims (1)

1. 【特許請求の範囲】 ＴＶカメラから得られるビデオ信号をＡ／Ｄ変換したデ
   ィジタルビデオ信号から成る画像の中のある設定された
   矩形領域中の画素値の垂直方向の和である垂直方向の投
   影を求めて、その投影結果を格納し外部機器から読み出
   すための各々２つのバンクから構成された２つのメモリ
   （１０、１１、１２、１３）を備えたビデオレート投影
   算出回路であって、入力画素と同期するクロックから入
   力された画素の画像上における位置を算出する座標生成
   回路（１）、 投影すべき領域の始点と終点の位置を保持する領域設定
   回路（２）、 前記座標生成回路（１）の出力と前記領域設定回路（２
   ）の出力から、入力された画素が投影すべき画素か否か
   を決定する投影マスク生成回路（３）、ディジタルビデ
   オ信号と投影動作している前記メモリの出力と前記投影
   マスク生成回路（３）の出力を入力とし、入力画素値と
   、投影動作しているメモリの出力との和を出力する加算
   回路（４）、１画面の入力に同期した垂直同期信号から
   メモリ選択信号を生成するメモリ選択タイミング生成回
   路（５）、 前記２つのメモリのうち一方を投影結果格納用、他方を
   外部機器からの読み出し用とするためのアドレスおよび
   データを選択するメモリセレクト回路（６）、 投影算出時に奇数行は前記メモリの第１バンクにアクセ
   スし、偶数行は第２バンクにアクセスするためのアドレ
   スを生成するバンクアドレス生成回路（７）、 前記各バンクの出力のいずれか一方をバンクアドレス生
   成回路（７）の出力により選択し出力するバンク出力セ
   レクト回路（１４、１５）、および画像の第１行目の走
   査の時に、メモリの内容をクリアするメモリクリア回路
   （８）、 を具備するビデオレート投影算出回路。