JPH07129758A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 回転、ズーム処理等の操作を高速に行う。 【構成】 原始画像データを取り込む二つのフレームメ
モリ１７１、１７２、画像データを格納するアドレス位
置を指定する書込みアドレス生成部２、並びに複数の加
算回路及びレジスタ、セレクタを有し回転角ズーム比等
の値を基に演算した結果によってフレームメモリ１７
１、１７２から読み出す画像データのアドレス位置を指
定する読出アドレス生成部１を備え、原始画像データを
１フレームごと交互にフレームメモリ１７１、１７２に
取り込むとともに、書込みアドレス生成部２がフレーム
メモリ１７１に原始画像データを格納するときに、読出
アドレス生成部１がフレームメモリ１７２から画像デー
タを読み出し、書込みアドレス生成部２がフレームメモ
リ１７２に原始画像データを格納するときに、読出アド
レス生成部１がフレームメモリ１７１から画像データを
読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回転あるいはズーム等
の画像処理を、簡素なハードウェア構成で高速に行うこ
とのできる画像処理装置に関する。

【０００２】

【従来の技術】画像処理の技術は各方面に応用されてい
るが医療分野では特にＸ線、超音波、核磁気共鳴等の各
種診断装置に用いられる場合が多い。従来の画像処理に
おいて回転画像を得る場合には、次の２つの手段があっ
た。一つはＸ線画像を観察する場合に用いられる特殊な
テレビモニタを使用する手段である。このテレビモニタ
はディフレクションコイルを回転させることができる機
構となっており、これによって映し出された画像を回転
させる機能を有していた。もう一つは画像を画素に分解
し、画素毎のデータをメモリに記憶させ、所望の回転画
像となるように画素の位置を座標変換してモニタに映し
出す手段であり、この手段は近年において急速に普及し
ている。

【０００３】後者の手段での画像の座標変換に際して
は、一般的にはアフィン変換が応用され、二次元座標の
変換では次に示す式（１）、式（２）が用いられる。 ｘ＝ａｕ＋ｂｖ＋ｃ ・・・・・（１） ｙ＝ｄｕ＋ｅｖ＋ｆ ・・・・・（２） ここで、ｘ、ｙは変換後の座標位置、ｕ、ｖは元の座標
位置、ａ、ｂ、ｃ、ｄ、ｅ、ｆはそれぞれ座標変換の変
数を示している。式（１）、式（２）において、それぞ
れａ＝ｅ＝ｃｏｓ（θ）、ｂ＝−ｄ＝−ｓｉｎ（θ）を
代入し、画像データの画素の座標位置を変換すると角度
θの回転画像を得ることができる。ただし、ｃ＝ｆ＝０
の場合、その回転画像は原点を中心とした回転となる。

【０００４】さらに、この座標変換においては画像の拡
大、縮小を行うこともできる。例えばａの値を操作した
場合、画像は以下のようになる。 １＜ａ ：画像はｕ軸方向の拡大となる。 ０＜ａ＜１ ：画像はｕ軸方向の縮小となる。 ａ＝０ ：画像はｖ軸に対する投影となる。 −１＜ａ＜０ ：画像はｕ軸方向の縮小かつ、ｖ軸に関
して反転となる。 ａ＝−１：画像はｖ軸に関して反転となる。 ａ＜−１：画像はｕ軸方向に拡大かつ、ｖ軸に関して反
転となる。 このようにして、各変数ａ、ｂ、ｃ、ｄ、ｅ、ｆを与
え、さらに原始画像の画素データのメモリ格納位置
（ｕ，ｖ）を式（１）、式（２）に代入すれば、所望の
画像が得られることになる。

【０００５】

【発明が解決しようとする課題】テレビモニタのディフ
レクションコイルを回転して回転画像を得る技術では、
そのテレビモニタが特殊な機構を持つことにより、入手
が困難で価格が割高になる欠点がある。画像を画素に分
解し、その画素毎のデータをメモリに取り込み、画素の
座標変換により所望の画像を得る技術では、モニタやメ
モリ等の装置は一般的に市販されているものが使用でき
る利点がある。しかし、前記した式（１）、式（２）の
演算をソフトウェア的にプログラムによる演算で処理し
ようとすると、一つの画素について４回の乗算と加算を
必要とするため、多くの処理時間を必要とする。そして
この処理速度の遅延により、実時間処理は殆ど不可能と
なってしまう。

【０００６】また、この座標変換を行うための装置は、
式（１）、式（２）から分かるように、必要な構成要素
として浮動少数点機能を有する乗算回路が組み込まれる
ことになり、回路構成が複雑で高価になってしまう問題
があった。そこで本発明は、特殊な機構を有するテレビ
モニタを使用しない実時間処理が可能な画像処理装置
を、簡単な回路構成で低価格なハードウェアにより実現
することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、原始画像デー
タを取り込む第１、第２のフレームメモリと、第１、第
２のフレームメモリに対して画像データを格納するアド
レス位置を指定する書き込みアドレス生成部と、複数の
加算回路及びレジスタ、セレクタを有し回転角やズーム
比等の値を基に演算した結果によって第１、第２のフレ
ームメモリから読み出す画像データのアドレス位置を指
定する読み出しアドレス生成部とを備え、原始画像デー
タを１フレームごと交互に第１のフレームメモリ及び第
２のフレームメモリに取り込むとともに、書き込みアド
レス生成部が第１のフレームメモリに原始画像データを
格納するときに、読み出しアドレス生成部が第２のフレ
ームメモリから画像データを読み出し、書き込みアドレ
ス生成部が第２のフレームメモリに原始画像データを格
納するときに、読み出しアドレス生成部が第１のフレー
ムメモリから画像データを読み出す画像処理装置の構成
を特徴とする。

【０００８】

【実施例】本発明では、従来技術においても触れたアフ
ィン変換を応用している。記号類の表示を変えて、改め
て式（１）、式（２）を示す。 ＸＲ＝ＸＷ＊Ｐ１１＋ＹＷ＊Ｐ１２＋Ｐ１３ ・・・・・（３） ＹＲ＝ＸＷ＊Ｐ２１＋ＹＷ＊Ｐ２２＋Ｐ２３ ・・・・・（４） ここで、（ＸＷ，ＹＷ）は変換前の原始画像のデータの
メモリ格納位置を示し、（ＸＲ，ＹＲ）は変換後の画像
データのメモリ格納位置を示す。また、Ｐ１１、Ｐ１
２、Ｐ１３、Ｐ２１、Ｐ２２、Ｐ２３は、それぞれ所望
の画像を得るための変数である。

【０００９】画像の座標変換で、画像の回転、ズーム等
の処理に対応するために、それぞれの変数は、以下の式
で計算される数値を代入する。 Ｐ１１＝ｃｏｓθ＊Ｚ０＊ＬＲ ・・・・・（５） Ｐ２２＝ｃｏｓθ＊Ｚ０＊ＵＤ ・・・・・（６） Ｐ１２＝ｓｉｎθ＊（ＡＸ／ＡＹ）＊Ｚ０＊ＵＤ ・・・（７） Ｐ２１＝−ｓｉｎθ＊（ＡＸ／ＡＹ）＊Ｚ０＊ＬＲ ・・（８） ここで、θは回転角、ＡＸはＸ方向のアスペクト比補正
係数、ＡＹはＹ方向のアスペクト比補正係数、Ｚ０はズ
ーム係数、ＵＤは上下反転係数、ＬＲは左右反転係数で
ある。

【００１０】所望の画像中心位置を指定できるようにす
るため、変数Ｐ１３、変数Ｐ２３は以下の式となる。 Ｐ１３＝Ｘ０＊（１−Ｐ１１）−Ｙ０＊Ｐ１２ ・・・・・（９） Ｐ２３＝−Ｘ０＊Ｐ２１＋Ｙ０＊（１−Ｐ２２） ・・・・（１０） ここで、Ｘ０は回転、ズームのＸ方向の中心座標位置、
Ｙ０は回転、ズームのＹ方向の中心位置である。本発明
においては、この所望の画像を得るための変数Ｐ１１、
Ｐ１２、Ｐ１３Ｐ２１、Ｐ２２、Ｐ２３ はそれぞれ、
ユーザーから指定された数値を元に、外部のパソコン等
の情報処理装置で計算させることとしている。

【００１１】式（３）、式（４）に各変数を代入して所
望の画像を得るのだが、式（３）、式（４）の演算をそ
のままハードウェアで実現するには、発明が解決しよう
とする課題の項でも述べたように乗算回路を必要とす
る。ここで、式（３）、式（４）のＸＷ、ＹＷは画素に
応じたメモリのデータ格納位置であり、モニタ上の画像
の描画では、画面のラスタスキャンに合わせて（＋１）
ずつ変化させれば良い。例えば式（３）の右辺、第１項
のＸＷ＊Ｐ１１だけ考えると、以下のように表すことが
できる。 Ｎ０＝ＸＷ＊Ｐ１１ ・・・・（１１） Ｎ１＝（ＸＷ＋１）＊Ｐ１１ ＝ＸＷ＊Ｐ１１＋Ｐ１１＝Ｎ０＋Ｐ１１ ・・・・（１２） Ｎ２＝（ＸＷ＋２）＊Ｐ１１ ＝ＸＷ＊Ｐ１１＋Ｐ１１＋Ｐ１１＝Ｎ１＋Ｐ１１ ・・（１３） すなわち、最初のアドレス値ＸＷ＊Ｐ１１に変数Ｐ１１
を順次加算していけばよい。これは式（３）、（４）の
ＹＷ＊Ｐ１２及びＸＷ＊Ｐ２１、ＹＷ＊Ｐ２２について
も同様である。したがって、一番最初のメモリアドレス
（ＸＷ，ＹＷ）を設定した後は、変数Ｐ１１、Ｐ１２、
Ｐ２１、Ｐ２２をそれぞれ加算していけば良いことにな
る。このことから式（３）、式（４）の演算が、乗算回
路を用いずとも実現可能となる。

【００１２】この演算を行うハードウェアの構成を図１
に示した。図１において、１００はアドレス計算の初期
値で例えば“０”を出力するレジスタ。１０２はソフト
ウェア側で計算された変数Ｐ１１のデータ（Ｐ１１）を
格納し、データ（Ｐ１１）の出力を保持するためのレジ
スタ。１０３はレジスタ１０２からのデータ（Ｐ１１）
と後出のレジスタ１０５が出力する前回の演算データを
加算する加算回路。１０４はレジスタ１００からの初期
値データと加算回路１０３からの加算出力のうち、一方
のデータを選択的に出力するセレクタ。１０５はセレク
タ１０４が出力する演算結果のデータを保持するための
レジスタである。

【００１３】以下に図１に示す演算回路の動作を説明す
る。所望の画像を得るのに、例えば回転角が与えられる
と、ソフトウェア側で変数Ｐ１１が計算されレジスタ１
０２にデータ（Ｐ１１）が格納される。演算に先立って
初期化パルスが発生し、この初期化パルスを受けてセレ
クタ１０４はレジスタ１００のデータ“０”をレジスタ
１０５に出力する。セレクタ１０４は初期化パルスが消
滅すると加算回路１０３の出力データをレジスタ１０５
に出力する。レジスタ１０５は初期化パルスが存在する
時に発生したクロック信号に同期してセレクタ１０４の
出力データを取り込み、出力する。この時のレジスタ１
０５の出力は“０”となる。加算回路１０３はレジスタ
１０２の出力データとレジスタ１０５の出力データ
“０”を加算し、セレクタ１０４に加算データを送る。
この時の加算回路１０３の出力データは（“０”＋Ｐ１
１）となる。

【００１４】レジスタ１０５は、発生したクロック信号
に同期してセレクタ１０４のデータを取り込んで出力す
る。これにより、レジスタ１０５の出力データは
（“０”＋Ｐ１１）となる。加算回路１０３は、レジス
タ１０５の出力データ（“０”＋Ｐ１１）とレジスタ１
０２の出力データ（Ｐ１１）を加算して加算データ
（“０”＋Ｐ１１＋Ｐ１１）をセレクタ１０４に送る。
レジスタ１０５は、次に発生したクロック信号に同期し
て、セレクタ１０４から加算回路１０３の加算データ
（“０”＋Ｐ１１＋Ｐ１１）を取り込み、出力する。以
上の動作の連続で、クロック信号が発生する一つ前のレ
ジスタ１０５の出力データに変数Ｐ１１のデータ（Ｐ１
１）が加算されていくことになる。もし、画素に応じた
メモリ格納位置がＸＷの時に、初期化パルスが発生した
とすれば、出力データは、式（１１）から式（１３）に
示したような演算結果で推移する。つまりＮ０は、初期
化パルスが消滅した後に発生したクロック信号による演
算回路の出力データであり、Ｎ１は、さらにその次に発
生したクロック信号による演算回路の出力データという
事になる。

【００１５】実際の画像の位置変換は、図２に示すシス
テム構成の画像処理装置によって行われる。図２におい
て、１７１及び１７２は撮影等により取り込まれた原始
画像データを記録するフレームメモリである。原始画像
データは１フレームごと交互にフレームメモリ１７１及
びフレームメモリ１７２に取り込まれる。これらのフレ
ームメモリ１７１、１７２は、回転等の画像処理後の画
像を読み出すときのメモリとしても使用される。フレー
ムメモリ１７１、１７２はモニタの画素数に応じた記憶
容量を要し、例えば画素数が（１０２４×５１２）のと
き、およそ５１２ＫＢの容量を必要とする。１は読み出
しアドレス生成部であり、画像の位置変換に際して、原
始画像データの読み出しアドレスを指定する機能を果た
す。読み出しアドレス生成部１の詳細なハードウェア構
成は、図３に示してある。２は書き込みアドレス生成部
であり、メモリ１７１、１７２に画像データを記録する
時に、その格納すべきアドレスを指定する機能を果た
す。書き込みアドレス生成部２の詳細なハードウェア構
成は、図４に示してある。

【００１６】読み出しアドレス生成部１と書き込みアド
レス生成部２には、それぞれ画像をモニタに映し出すた
めの信号である水平同期信号（ＨＤ）、垂直同期信号
（ＶＤ）、クロック信号（ＣＬＯＣＫ）が入力される。
読み出しアドレス生成部１にはさらに、前記した式
（３）、式（４）におけるＰ１１等の画像の位置変換の
ための変数データ（ＤＡＴＡ）が入力される。入力され
た上記信号により、読み出しアドレス生成部１と書き込
みアドレス生成部２は、それぞれ、読み出しアドレス
（ＸＲ，ＹＲ）、書き込みアドレス（ＸＷ，ＹＷ）を発
生する。読み出しアドレス（ＸＲ，ＹＲ）と書き込みア
ドレス（ＸＷ，ＹＷ）は、メモリ１７１、１７２にセレ
クタ１６１、１６２を介して入力される。

【００１７】外部のカメラ等により撮影された原始画像
データは、ＷＲＩＴＥ ＤＡＴＡラインにより画像処理
装置に入力される。今、セレクタ１６１、１６２が共に
Ｂ側に切り換えられている場合を考える。入力された原
始画像データは、書き込みアドレス生成部２からセレク
タ１６１を介して供給されるアドレス（ＸＷ，ＹＷ）指
定に従ってフレームメモリ１７１に書き込まれる。これ
と同時に、メモリ１７２は、読み出しアドレス生成部１
からセレクタ１６２を介して供給される１フレーム前の
画像処理後のアドレス（ＸＲ，ＹＲ）のデータを読み出
し、そのデータをモニタに対して出力する。使用者が所
望の画像を得るために、例えば回転角等の数値を外部の
パソコン等の情報処理装置（以下、ソフトウェア側と言
う。）に与えると、ソフトウェア側では与えられた数値
を基にして、前記した式（３）、式（４）における変数
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２１、Ｐ２２、Ｐ２３を式
（５）から式（１０）により計算する。その変数の計算
結果は、ＣＰＵ ＤＡＴＡ ＢＵＳラインを通り、画像
処理装置の読み出しアドレス生成部１に入力される。読
み出しアドレス生成部１では、入力された変数データよ
り、書き込みアドレス生成部２に発生するアドレス（Ｘ
Ｗ，ＹＷ）に対応した、画像の位置変換後のアドレス
（ＸＲ，ＹＲ）を計算し、出力する。

【００１８】１フレーム分の処理を終えると、セレクタ
１６１、１６２はＲ／Ｗ信号によって共にＡ側に切り換
えられる。すると、原始画像データは、書き込みアドレ
ス生成部２からセレクタ１６２を介して供給されるアド
レス（ＸＷ，ＹＷ）に従ってメモリ１７２に書き込まれ
る。これと同時に、メモリ１７１は、読み出しアドレス
生成部１から供給される前フレームのアドレス（ＸＲ，
ＹＲ）のデータを読み出し、そのデータをモニタに対し
て出力する。以後、１フレーム期間毎にＲ／Ｗ信号によ
ってセレクタ１６１、１６２が切り換わり、フレームメ
モリ１７１、１７２に対して書き込み及び読みだし動作
を交互に繰り返すことで、動画像の実時間処理を可能と
している。以上が図２に示す画像処理装置の動作の概略
である。

【００１９】図３に示す実際の読み出しアドレス生成部
１は、図１にて説明した演算回路を用いて構成されてい
る。図３において、レジスタ１０１、レジスタ１０２、
加算回路１０３、セレクタ１０４、レジスタ１０５によ
る演算回路は、レジスタ１０１にソフトウェア側で計算
された変数Ｐ１３が格納され、初期化パルス（ここでは
水平同期信号ＨＤ）が発生した時のセレクタ１０４の出
力が”０”ではなく、変数Ｐ１３のデータ（Ｐ１３）と
なるだけで、そのハードウェア構成と計算プロセスは前
述した図１の演算回路と同じである。ここでセレクタ１
０４には、初期化パルスとして水平同期信号ＨＤが加え
られ、レジスタ１０５に加えられるクロック信号ＣＬＯ
ＣＫに合わせて、モニタ画面の水平方向の画素列に対応
するアドレスを指定することになる。このことにより、
レジスタ１０５の出力データは以下の式のようになる。 ＸＷ＊Ｐ１１＋Ｐ１３ ・・・・・（１４）

【００２０】レジスタ１１１、レジスタ１１２、加算回
路１１３、セレクタ回路１１４、レジスタ１１５による
演算回路は、そのハードウェア構成は上述したレジスタ
１０１、レジスタ１０２、加算回路１０３、セレクタ回
路１０４、レジスタ１０５の演算回路と同一である。こ
こで、レジスタ１１１、レジスタ１１２にはそれぞれソ
フトウェア側で計算された変数Ｐ２３、Ｐ２１が格納さ
れる。また、セレクタ回路１１４には初期化パルスとし
て水平同期信号ＨＤが加えられ、レジスタ１１５にはク
ロック信号が加わえられる。これにより、レジスタＰ１
１５の出力データは以下のようになる。 ＸＷ＊Ｐ２１＋Ｐ２３ ・・・・・（１５）

【００２１】レジスタ１２１、レジスタ１２２、加算回
路１２３、セレクタ回路１２４、レジスタ１２５による
演算回路のハードウェア構成は、図１に示す演算回路と
同一である。ここで、レジスタ１２２には、ソフトウェ
ア側で計算された変数Ｐ１２が格納される。また、セレ
クタ１２４には初期化パルスとして垂直同期信号ＶＤが
加えられ、レジスタ１２５にはクロック信号の代わりに
水平同期信号ＨＤが加えられる。したがって、今度はレ
ジスタ１２５に加わる水平同期信号ＨＤに合わせてモニ
タ画面の垂直方向の画素列に対応するアドレスを指定す
ることになる。これにより、レジスタ１２５の出力デー
タは以下のようになる。 ＹＷ＊Ｐ１２ ・・・・・（１６）

【００２２】レジスタ１３１、レジスタ１３２、加算回
路１３３、セレクタ回路１３４、レジスタ１３５による
演算回路の構成は、前述のレジスタ１２１、レジスタ１
２２、加算回路１２３、セレクタ回路１２４、レジスタ
１２５による演算回路と同一である。ここで、レジスタ
１３２には、ソフトウェア側で計算された変数Ｐ２２が
格納され、これにより、レジスタ１３５の出力データは
以下のようになる。 ＹＷ＊Ｐ２２ ・・・・・（１７） 加算回路１４１、加算回路１４２は、それぞれレジスタ
１０５とレジスタ１２５の出力データ、レジスタ１１５
とレジスタ１３５の出力データを加算し、加算したデー
タをメモリの指定アドレス値として、セレクタ１６１あ
るいはセレクタ１６２を介してメモリ１７１あるいはメ
モリ１７２へ出力する。ここで、その加算結果は、前述
した式（３）、式（４）と等しいアドレス値（ＸＲ，Ｙ
Ｒ）となる。

【００２３】図４に示す書き込みアドレス生成部２は、
水平方向と垂直方向を指定する２つのカウンタで構成さ
れる。カウンタ１５１は、水平同期信号ＨＤを初期化パ
ルスとしてクロック信号ＣＬＯＣＫをカウントし、画面
のビーム走査に合わせて水平方向に対応するアドレス値
ＸＷを得る。カウンタ１５２は、垂直同期信号ＶＤを初
期化パルスとして水平同期信号ＨＤをカウントし、画面
の垂直方向に対応するアドレス値ＹＷを得る。

【００２４】図２に示す画像処理装置は、走査線が垂直
方向に順時移動する画像の表示方式について適用される
システム構成である。ここで、画面の走査線を垂直方向
に、第１フィールドと第２フィールドに分けて画像を映
し出すインターレーススキャン方式を採用した場合、そ
のシステム構成は図５に示すようになる。第１フィール
ドと第２フィールドの指定を行うためのフィールドアド
レス信号ＦＩＥＬＤＡＤＲ．が読み出しアドレス生成部
３に入力されることになる。この場合の読み出しアドレ
ス生成部３のハードウェア構成は、図６に示すようにな
る。

【００２５】図６において、垂直方向のアドレスに係る
演算回路には、第１フィールドと第２フィールドを区別
するためのハードウェアが必要となり、レジスタ１２
１、レジスタ１２２、セレクタ１２７のハードウェア及
び、レジスタ１３１、レジスタ１３２、セレクタ１３７
のハードウェアがこれに当たる。つまり、レジスタ１２
１、レジスタ１２２、セレクタ１２７において、演算回
路に初期化パルスとしての垂直同期信号ＶＤが加えられ
た時、レジスタ１２５には、第１フィールドでは”０”
が、第２フィールドでは変数Ｐ１２のデータが初期値と
して格納されることになる。そして、垂直方向のアドレ
スは、フィールド指定に従って一つおきとするために、
レジスタ１２６には変数Ｐ１２の２倍データが格納され
ることになる。レジスタ１３１、レジスタ１３２、セレ
クタ１３７のハードウェアの機能及びレジスタ１３６に
格納するデータも上述したのと同様となる。

【００２６】

【発明の効果】本発明による画像処理装置は、簡単な構
成のハードウエアにより加減算演算のみでアドレス値を
計算するのに加え、二つのフレームメモリを原始画像デ
ータ書き込み用メモリと変換処理後の画像データ読み出
し用メモリに交互に切り換えて使用するようにしたの
で、画像変換処理をきわめて高速で行える。このため、
本発明によれば、特殊な機構を備えたテレビモニタを使
用しないでも、実時間処理のできる画像処理装置を簡単
な回路で安価に得られる効果がある。

【図面の簡単な説明】

【図１】 本発明に係る演算回路のブロック図

【図２】 本発明の画像処理装置の一実施例を示すブロ
ック図

【図３】 読み出しアドレス生成部の構成例を示すブロ
ック図

【図４】 書き込みアドレス生成部の構成例を示すブロ
ック図

【図５】 本発明の画像処理装置の他の実施例を示すブ
ロック図

【図６】 同装置における読み出しアドレス生成部のブ
ロック図

【符号の説明】

１ 読み出しアドレス生成部 ２ 書き込みアドレス生成部 １６１ セレクタ １６２ セレクタ １７１ フレームメモリ １７２ フレームメモリ

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 Ｅ 9471−5Ｇ Ｈ０４Ｎ 1/387 Ｇ０６Ｆ 15/64 ４５０ Ｇ

Claims (4)

【特許請求の範囲】
1. 【請求項１】原始画像データを取り込む第１、第２のフ
   レームメモリと、該第１、第２のフレームメモリに対し
   て画像データを格納するアドレス位置を指定する書き込
   みアドレス生成部と、複数の加算回路及びレジスタ、セ
   レクタを有し回転角やズーム比等の値を基に演算した結
   果によって第１、第２のフレームメモリから読み出す画
   像データのアドレス位置を指定する読み出しアドレス生
   成部とを備え、原始画像データを１フレームごと交互に
   第１のフレームメモリ及び第２のフレームメモリに取り
   込むとともに、書き込みアドレス生成部が第１のフレー
   ムメモリに原始画像データを格納するときに、読み出し
   アドレス生成部が第２のフレームメモリから画像データ
   を読み出し、書き込みアドレス生成部が第２のフレーム
   メモリに原始画像データを格納するときに、読み出しア
   ドレス生成部が第１のフレームメモリから画像データを
   読み出すことを特徴とする画像処理装置。
2. 【請求項２】 回転角やズーム比等の値を基にしてアフ
   ィン変換で必要とする変数をソフトウェア的に計算し、
   該変数を読み出しアドレス生成部のレジスタに格納し、
   アフィン変換の計算を読み出しアドレス生成部でハード
   ウェア的に行う請求項１の画像処理装置。
3. 【請求項３】 初期値としてのデータを格納する第１の
   レジスタと、アフィン変換の変数データを格納する第２
   のレジスタと、クロック信号に応じてデータを格納し、
   その格納データを出力する第３のレジスタと、第２のレ
   ジスタと第３のレジスタの出力データを加算する加算回
   路と、第１のレジスタと加算回路からデータの入力を受
   け、初期化パルスが発生した時には第１のレジスタのデ
   ータを、その他の時には加算回路のデータを第３のレジ
   スタに対して出力するセレクタとを備えた複数の演算回
   路によって読み出しアドレス生成部を構成した請求項２
   の画像処理装置。
4. 【請求項４】 初期値としてのデータを格納する第１の
   レジスタと、アフィン変換の変数データを格納する第２
   のレジスタと、クロック信号に応じてデータを格納し、
   その格納データを出力する第３のレジスタと、初期値と
   して”０”のデータを格納する第４のレジスタと、第２
   のレジスタと第３のレジスタの出力データを加算する加
   算回路と、フィールド信号を受けて第１のレジスタのデ
   ータあるいは第４のレジスタのデータを出力する第２の
   セレクタと、第２のセレクタと加算回路からデータの入
   力を受け、初期化パルスが発生した時には第２のセレク
   タのデータを、その他の時には加算回路のデータを第３
   のレジスタに対して出力する第１のセレクタとを備えた
   複数の演算回路によって読み出しアドレス生成部を構成
   し、インタレーススキャン方式に対応させた請求項２の
   画像処理装置。