JPH0664609B2 - ビデオレ−ト投影算出回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、ビデオレート画像処理分野において、垂直方
向の投影結果をビデオレートで出力し、それを格納した
メモリを常に読み出し可能とするために、投影結果を算
出し、それを一方のメモリに格納すると共に他方のメモ
リは外部機器からの読み出しを可能にした。このメモリ
を２バンクの構成とすることによりアクセスタイムの遅
い素子でも高速な処理ができるようにした。

〔産業上の利用分野〕

本発明は画像処理のための回路に関し、画像理解、パタ
ーン認識等に利用されるものである。

〔従来の技術〕

ディジタルビデオ信号の投影結果を得る従来技術の１つ
として第６図に示されるように、ビデオ信号をフリーズ
して静止画として捉え、その画像の投影結果を求めるも
のがある。この例では、ディジタルビデオ信号を一画面
メモリに格納し、マイクロプロセッサ（MPU）がその画
像を読み投影結果を計算する。

他の１つの例として、投影結果をパイプライン処理して
メモリに書き込むビデオレート水平方向投影算出回路も
試みられている。

〔発明が解決しようとする問題点〕

静止画を用いる従来技術においては、処理速度が低速な
メモリ素子の使用を可能とするため、ディジタルビデオ
信号を一度メモリに格納し、そのデータを読み出して投
影を算出しているが、フレームメモリが必要であるとい
う欠点とリアルタイムに結果が出力されないという問題
点があった。

他のパイプライン処理を行う従来技術においては、投影
結果をパイプライン処理によりメモリに書き込むため、
１画素を処理する速度で現行の今迄の値を読み出し、そ
の後に前行の読み出した値とその時の画素の加算結果の
書き込みを行わなければならず、メモリのアドレスをそ
の動作に従って切り換えてやらなければならないから高
速なメモリ素子が必要となるという問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。図に示すよう
に、本発明の回路は、 １画素が送られる周波数のクロックを入力とし、現在の
画素の座標を生成する座標生成回路１、 外部から設定する領域設定回路２、 現在の画素が投影すべき領域にあるか否かを決定する投
影マスク生成回路３、 入力画素とメモリの内容との和を算出する加算回路４、 外部メモリセレクト信号を１画面終了後にメモリセレク
トするメモリ選択タイミング生成回路５、 メモリ選択タイミング生成回路５の出力により、それぞ
れのメモリに外部アドレスか、座標生成回路１の出力の
アドレスか、を与えるメモリセレクト回路６、 メモリの各バンクに対するアドレスを生成するバンクア
ドレス生成回路７、 メモリの内容をクリアするためのメモリクリア回路８、 第１メモリの第１バンク10、 第１メモリの第２バンク11、 第２メモリの第１バンク12、 第２メモリの第２バンク13、 第１メモリの２つのバンクの出力をバンクアドレス生成
回路の出力により選択するバンク出力セレクト回路14、 第２メモリの２つのバンクの出力をバンクアドレス生成
回路の出力により選択するバンク出力セレクト回路15、
および、 メモリ選択タイミング生成回路５の出力をセレクト入力
とし、各バンク出力セレクト回路14,15の出力のいずれ
か一方を外部データ出力として、他方を加算回路４の入
力として選択し出力する出力データセレクト回路９、 を具備する。

〔作用〕

上述の回路において、まず、垂直方向の投影をパイプラ
イン処理によりビデオレートで算出し、その結果をメモ
リに格納する場合、奇数行の結果を第１バンクに格納
し、偶数行の結果を第２バンクに格納することにより、
同一行に対するメモリのリード・ライトのアドレスは切
り換える必要はなく同一のアドレスで行うことができ
る。そして、その投影結果を保持するメモリを２セット
持ち、それらの切り換えを画像の１画面間の区切りであ
る垂直同期信号と同期をとり行うことにより、常に最新
の投影結果をメモリが２セット×２バンクあることを意
識せずにアクセスすることができる。

〔実施例〕

本発明の一実施例としてのビデオレート投影算出回路の
回路図が第２図に示される。図において、Ｒはレジス
タ、CTはカウンタ、EXORは排他的論理和ゲート、CPはコ
ンパレータ、Ｓはセレクタ、ANDはアンドゲート、Ｇは
ゲート、Ｍはメモリ、ADDはアダーをそれぞれ示す。

この実施例の回路は、レジスタ22,23,24,26,27,28,32,3
3,34,35,53,54,55,56、カウンタ51,52、排他的論理和ゲ
ート29、コンパレータ17,18,19,20、セレクタ30,31,40,
41,42,43、アンドゲート21、ゲート44、メモリ36,37,3
8,39、およびアダー25を具備する。第１図の各ブロック
と対応づけると次のとおりである。座標生成回路１には
カウンタ51および52が、領域設定回路２にはレジスタ53
〜56、およびコンパレータ17〜20が、投影マスク生成回
路３にはアンドゲート21が、加算回路４にはレジスタ22
〜24,26、およびアダー25が、メモリ選択タイミング生
成回路５にはレジスタ27,28、および排他的論理和ゲー
ト29が、メモリセレクト回路６にはセレクタ30,31が、
バンクアドレス生成回路７にはレジスタ32〜35が、それ
ぞれ含まれる。

この回路の動作を説明する。クロックは、第３図に示す
ように、ディジタルビデオ信号の各画素の入力と同期し
ている。カウンタ51は、水平同期信号をクリア入力、ク
ロックをクロック入力とし、現在の画素の水平方向の位
置を出力する。カウンタ52は垂直同期信号をクリア入
力、水平同期信号をクロック入力とし、現在の画素の垂
直方向の位置を出力する。

レジスタ53には、水平方向の投影開始位置を外部MPUか
ら格納する。レジスタ54には、垂直方向の投影開始位置
を外部MPUから格納する。レジスタ55には、水平方向の
投影終了位置を外部MPUから格納する。レジスタ56に
は、垂直方向の投影終了位置を外部MPUから格納する。

コンパレータ17は、カウンタ51の出力がレジスタ53の出
力以上となった時に高レベルを出力する。コンパレータ
18は、カウンタ52の出力がレジスタ54の出力以上となっ
た時に高レベルを出力する。コンパレータ19は、カウン
タ51の出力がレジスタ55の出力以下となった時に高レベ
ルを出力する。コンパレータ20は、カウンタ52の出力が
レジスタ56の出力以下となった時に高レベルを出力す
る。アンドゲート21は入力すべてが高レベルとなった時
に高レベルを出力する。レジスタ22は、クリア付きレジ
スタでアンドゲート21の出力をクリア入力とし、クロッ
クをクロック入力、ディジタルビデオ信号をデータ入力
とし、アンドゲート21の出力が低レベルの時は０をデー
タ出力し、アンドゲート21の出力が高レベルの時はデー
タ入力を出力する。レジスタ23は、同期をとるためのレ
ジスタで逆相クロックをクロック入力とし、レジスタ22
の出力をデータ入力とする。レジスタ24は、セレクタ43
の出力をデータ入力とし、逆相クロックをクロック入力
とする。アダー25はレジスタ23の出力とレジスタ24の出
力の加算結果を出力する。レジスタ26はクリア付きレジ
スタでゲート44の出力が高レベルの時はデータをクリア
し、逆相クロックをクロック入力とし、アダー25の出力
をデータ入力とする。

レジスタ27は、外部MPUからメモリセレクト信号を格納
する。レジスタ28は垂直同期信号をクロック入力とし、
レジスタ27の出力をデータ入力とし、１画面の入力終了
後にメモリセレクト信号を変更する。排他的論理和ゲー
ト29はレジスタ27の出力とレジスタ28の出力を入力と
し、２つの入力が同じ時に外部MPUに対し読み出し可の
信号を出力する。

セレクタ30および31は共にカウンタ51の出力と外部MPU
アドレスをデータ入力とし、レジスタ28の出力をセレク
ト入力とし、レジスタ28の出力によりそれぞれ逆の入力
を出力する。例えば、レジスタ28の出力が高レベルの時
は、セレクタ30の出力は外部MPUアドレス、セレクタ31
の出力はカウンタ51の出力、レジスタ28の出力が低レベ
ルの時は、セレクタ30の出力はカウンタ51の出力、セレ
クタ31の出力は外部MPUアドレスとなる。

レジスタ32は、セレクタ30の出力をデータ入力、クロッ
クをクロック入力とする。レジスタ34は、レジスタ32の
出力の最下位ビットを除くビットをデータ入力、クロッ
クをクロック入力とする。レジスタ33は、セレクタ31の
出力をデータ入力、クロックをクロック入力とする。レ
ジスタ35は、レジスタ33の出力の最下位ビットを除くビ
ットをデータ入力、クロックをクロック入力とする。す
なわち、レジスタ32（バンク１）およびレジスタ34（バ
ンク２）、またはレジスタ33（バンク１）およびレジス
タ35（バンク２）から出力されるアドレスは第５図のよ
うになる。

メモリ36は第１メモリの第１バンクで、レジスタ32の出
力の最下位ビットを除くビットをアドレス入力、レジス
タ26の出力をデータ入力とする。メモリ37は第１メモリ
の第２バンクでレジスタ34の出力をアドレス入力、レジ
スタ26の出力をデータ入力とする。メモリ38は第２メモ
リの第１バンクで、レジスタ33の出力の最下位ビットを
除くビットをアドレス入力、レジスタ26の出力をデータ
入力とする。メモリ39は第２メモリの第２バンクでレジ
スタ35の出力をアドレス入力、レジスタ26の出力をデー
タ入力とする。

セレクタ40はレジスタ32の出力の最下位ビットをセレク
ト入力し、メモリ36および37の出力をデータ入力とし、
レジスタ32の出力の最下位ビットが低レベルの時、メモ
リ36の出力を出力し、レジスタ32の出力の最下位ビット
が高レベルの時、メモリ37の出力を出力する。セレクタ
41はレジスタ33の出力を最下位ビットをセレクト入力、
メモリ38および39の出力をデータ入力とし、レジスタ33
の出力の最下位ビットが低レベルの時、メモリ38の出力
を出力し、レジスタ33の出力の最下位ビットが高レベル
の時、メモリ39の出力を出力する。

セレクタ42は、セレクタ40および41の出力をデータ入力
とし、レジスタ28の出力をセレクト入力とし、出力とし
てセレクタ30の出力が外部MPUアドレスの場合はセレク
タ40の出力を選択し、セレクタ30の出力がカウンタ51の
出力の場合はセレクタ41の出力を選択する。セレクタ43
は、セレクタ40および41の出力をデータ入力とし、レジ
スタ28の出力をセレクト入力とし、出力としてセレクタ
31の出力が外部MPUアドレスの場合はセレクタ40の出力
を選択し、セレクタ31の出力がカウンタ51の出力の場合
はセレクタ41の出力を選択する。ゲート44はカウンタ52
の出力を入力とするゲート回路で画像の第１ライン目の
時に高レベルを出力する。すなわち、画像の第１ライン
目の時にメモリの内容をクリアする。

第４図には水平同期信号および垂直同期信号の詳細が示
される。第５図には、投影時に用いられるバンク１およ
び２のアドレスの変化と投影データの加算の過程が示さ
れる。図において、メモリのアドレスは生成されるアド
レスの最下位ビットが除かれている。〇の中の数字は行
を表す。

〔発明の効果〕

本発明によれば、パイプライン処理により投影算出を行
うことができるので、フレームメモリを必要とせず、ま
た画像を回転することなく、画像の垂直方向の投影を算
出でき、投影結果を格納するメモリを２バンク構成にす
ることにより、パイプライン・リード・ライトを行うこ
となしに投影を算出し格納できるので低速のメモリ素子
が使用可能となる。また２つのメモリを持つことにより
最新の投影結果を常にアクセスできる。

さらに、本発明によれば、２つのバンク出力セレクトの
出力を利用でき、一方のバンク出力セレクトの出力を加
算回路に与えると共に、加算回路からの出力をメモリへ
ライトし、他方のバンク出力セレクトの出力を外部アド
レスを用いてメモリをリードして求め、結果データを出
力できる。すなわち、ある１フレームの間に一方のメモ
リはリードおよびライトを行い、他方のメモリはリード
を行うことができる。

【図面の簡単な説明】

第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例のビデオレート投影算出回路の
回路図、 第３図は第２図の回路におけるクロックと画素入力の時
間関係を示す図、 第４図は水平同期信号および垂直同期信号を説明する
図、 第５図は第２図の回路における投影算出のタイムチャー
トを示す図、および 第６図は従来例を説明する図である。 図において、 １……座標生成回路、２……領域設定回路、 ３……投影マスク生成回路、４……加算回路、 ５……メモリ選択タイミング生成回路、 ６……メモリセレクト回路、 ７……バンクアドレス生成回路、 ８……メモリクリア回路、 ９……出力データセレクト回路、 10,11,12,13……メモリ、 14,15……バンク出力セレクト回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古明地 正俊 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 太田 善之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−114067（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】TVカメラから得られるビデオ信号をＡ／Ｄ
   変換したディジタルビデオ信号から成る画像の中のある
   設定された矩形領域中の画素値の垂直方向の和である垂
   直方向の投影を求めて、その投影結果を格納し外部機器
   から読み出すための各々２つのバンクから構成された２
   つのメモリ（10,11,12,13）を備えたビデオレート投影
   算出回路であって、 入力画素と同期するクロックから入力された画素の画像
   上における位置を算出する座標生成回路（１）、 投影すべき領域の始点と終点の位置を保持する領域設定
   回路（２）、 前記座標生成回路（１）の出力と前記領域設定回路
   （２）の出力から、入力された画素が投影すべき画素か
   否かを決定する投影マスク生成回路（３）、 ディジタルビデオ信号と投影動作している前記メモリの
   出力と前記投影マスク生成回路（３）の出力を入力と
   し、入力画素値と、投影動作しているメモリの出力との
   和を出力する加算回路（４）、 １画面の入力に同期した垂直同期信号からメモリ選択信
   号を生成するメモリ選択タイミング生成回路（５）、 前記２つのメモリのうち一方を投影結果格納用、他方を
   外部機器からの読み出し用とするためのアドレスおよび
   データを選択するメモリセレクト回路（６）、 投影算出時に奇数行は前記メモリの第１バンクにアクセ
   スし、偶数行は第２バンクにアクセスするためのアドレ
   スを生成するバンクアドレス生成回路（７）、 前記バンクの出力のいずれか一方をバンクアドレス生成
   回路（７）の出力により選択し出力するバンク出力セレ
   クト回路（14,15）、 前記メモリ選択タイミング生成回路（５）の出力をセレ
   クト入力とし、前記各バンク出力セレクト回路（14,1
   5）の出力のいずれか一方を外部データ出力として、他
   方を前記加算回路（４）の入力として選択し出力する出
   力データセレクト回路（９）、および 画像の第１行目の走査の時に、メモリの内容をクリアす
   るメモリクリア回路（８）、 を具備するビデオレート投影算出回路。