JPH01228068A - ビデオレート投影算出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 画像解析、パターン認識等に利用するために動画像から
投影データをビデオレートで算出するビデオレート投影
算出回路に関し、 ビデオレートで投影データを算出するメモリのクリア動
作を垂直帰線期間中に行うことなく、しかも水平走査の
１行目の画素値も取り込むようにするビデオレート投影
データ算出回路を提供することを目的とし、 ディジタルビデオ信号から各画像の画素値の垂直方向の
和の値である投影データをビデオレートで算出する回路
において、各画面の入力に同期した垂直同期信号からメ
モリ選択信号を生成するメモリアドレス選択回路上、投
影データを格納する２つのメモリバンクを備え、各メモ
リバンクにはメモリと、メモリ出力とディジタルビデオ
信号とを加算する加算回路とからなる回路が２ｍ設けら
れ、さらに、入力画素と同期するクロックから、入力さ
れた画素の画像上における位置を算出する座標生成回路
と、２つのメモリバンクのうちの一方を投影用、他方を
外部機器読出し用とするためのメモリ選択回路と、投影
算出時に上記各メモリバンク内の２ｍのメモリをそれぞ
れ奇数番の画素用と偶数番の画素用に交互にアクセスす
るようアドレスを生成するバンクアドレス生成回路と、
画像の第１行目の走査の時にメモリから読出して加算回
路に入力するデータを０にするデータ制御回路とを備え
るよう構成する。

［産業上の利用分野］ 本発明は画像解析、パターン認識等に利用するために動
画像から投影データをビデオレートで算出するビデオレ
ート投影算出回路に関する。

画像の投影は、即ち画素値に水平方向または垂直方向の
和のデータは、画像解析、パターン認識等に利用され、
現在ではできるだけ高速に結果を得ることが要求され、
ビデオレート即ちビデオ信号の進行に迄随してリアルタ
イムに処理する投影算出、およびその結果の常時読み出
しを可能とする装置の出現が望まれている。

［従来の技術］ 従来の画像の投影を算出する技術としてはビデオ信号を
フリーズ（凍結）して静止画として捉え、その画像の投
影結果を得る（フレームメモリに格納してデータを読み
出す）方法や、垂直方向の投影結果を得るために画像を
９０度回転する方法（本出願人による特願昭６１−２８
８０４５号）があった、これらでは、処理速度が遅いこ
ととリアルタイムで結果を出力することが出来ないとい
う欠点があった。

これに対し、本出願人によりビデオレートによる投影算
出回路が提案されており（特願昭６２−３３６５１号）
、その構成を従来例の構成図として第４図に示す。

第４図において、４１は座標生成回路で１画素が送られ
る周波数のクロックを入力として現在の画素の座標を生
成する。４２は領域設定回路であり外部から投影を求め
るべき領域を設定し、４３は投影マスク生成回路であり
、現在の画素が投影すべき領域である時出力を発生する
。４４は加算回路で、人力画素とメモリの内容との和を
算出する。４５はメモリ選択生成回路で、外部から人力
されたメモリ選択信号を１画面終了後選択する。

４６はメモリアドレス選択回路であり、メモリ選択生成
回路４５の出力により制御されてメモリ１１２の一方に
外部ＭＰＵアドレスを他方に水平座標の値をアドレスと
して選択し、次のパイプラインアドレス生成回路４７に
出力する。４７はパイプラインアドレス生成回路であり
、メモリアドレス選択回路４６から受は取った２つのア
ドレスに基づいてｌクロックの１サイクルの間に対応す
る各メモリの読取りアドレスと書込みアドレスを与える
。４８−１．４８−２は投影データを算出・格納するメ
モリ、５０はメモリクリア生成回路であり、画像の垂直
帰線期間中または第１行走査の時にメモリの内容をクリ
アする。

第４図の動作を概説すると、まず、第５図（ａｌに示す
ような関係で垂直同期信号と水平同期信号が現れ、その
各水平同期信号の間に第５図（ｂｌに示すように水平走
査による各画素のアナログ信号をＡ／Ｄ変喚して発生し
たディジタルビデオ信号が各クロックに対応して現れる
。投影データは、第６図に示すような原理で算出される
。即ち、第６図には１つの画面６０の状態が示され、各
水平走査の行（垂直座標）　ｌ、２．３・・の各クロッ
クに対応する位置（水平座標）Ａ、Ｂ、Ｃ・・に画像デ
ータがＩＡ、ＩＢ、ＩＣ・・２Ａ、２Ｂ、２Ｃ・・と順
次現れ、その都度メモリ６１に各垂直位置の画像データ
を各水平走査毎に順次加算することにより実行される。

その様子は第６図の水平座標のＡについて示されている
。

第４図の２つのメモリ４８−１．４８−２は座標生成回
路４１からの水平方向座標をアドレスとして垂直方向の
画素値の和、即ち投影データを格納し、一方は投影動作
用、他方は外部ＭＰＵ　（マイクロプロセッサ）読み出
し用となり、その機能は各画面毎（垂直同期信号の入力
毎）にメモリ選択生成回路４５により選択されて交替す
る。投影動作はメモリの成るアドレスのデータを読出し
て加算回路４４に供給し、画像のこのアドレスのディジ
タルビデオ信号（画素値）と加算し、再びこのアドレス
でメモリに書込む。

この動作を画像データの進行に同期してパイプライン処
理で行い、パイプラインアドレス生成回路４７で１サイ
クルの間に読出しアドレスとこれより１サイクル遅れた
書込みアドレスを交互にあたえる。メモリ４８−１．４
８−２は投影データを算出して読出しが行われた後、次
の投影動作に移る時に以前の投影データが残っているの
で、その内容をクリアする必要があり（クリアしないと
、前回の投影結果と加算することになる）、そのために
メモリクリア回路５０が設けられている。

［発明が解決しようとする課題〕 第４図に示す従来例の構成によれば、メモリを各画面毎
にクリアするためにメモリクリア回路を設け、この回路
は垂直帰線期間中もしくは１行目の走査の時にクリア信
号をメモリに供給することにより、投影動作をするメモ
リの内容をクリアする。ところが、垂直帰線帰還中にク
リア動作を行うと、その間にメモリの続出しを実行する
ことができないという問題があり、水平走査の１行目の
間にクリア動作を行うと、その１行目に入力する画素値
（ディジタルビデオ信号）を投影データとして取り込む
ことができないという問題がある。

本発明は、ビデオレートで投影データを算出するメモリ
のクリア動作を垂直帰線期間中に行うことなく、しかも
水平走査の第１行目の画素値も取り込むようにするビデ
オレート投影データ算出回路を提供することを目的とす
る。

［課題を解決するための手段］ 本発明の原理的構成図を第１図に示す。

第１図の１０はメモリアドレス選択回路、１１はメモリ
選択回路、１２は座標生成回路、１３はバンクアドレス
生成回路、１４は２つのメモリ１４１　　（Ａ−１＞、
１４２　（Ａ−２）と加算回路１４３．１４４を備える
バンクＡ１１５は２つのメモリ１５１　　（Ｂ−１）　
、１５２　（Ｂ−２）と加算回路１５３．１５４を備え
るバンクＢ、１６は出力データ選択回路、１７はデータ
制御回路を表す。

本発明は、垂直方向の投影結果をビデオレートで出力し
、それを格納したメモリを常に読出し可能とするために
２つのバンクを設け、一方では外部機器からの読出しを
行えるようにし、投影データの算出において第１行目の
水平走査のタイミングでメモリから加算回路への入力す
るデータをクリアし同時に１行目の画素値を投影データ
の算出用データとして利用するものである。

［作用］ 第１図の座標生成回路１２はクロックと水平同期信号お
よび垂直同期信号を入力として、現在入力されている各
画素のディジタルビデオ信号が画面上（または画像上）
のどの位置に表れたものかを示す水平座標と垂直座標を
生成する。

メモリアドレス選択回路１０は、メモリ選択回路１１の
出力、外部機器（例えばマイクロプロセッサ）からの外
部アドレス入力および座標生成回路１２からの水平座標
入力を受は取って、バンクＡ、Ｂの一方のバンクから投
影データ算出結果を読取り、他方のバンクに投影データ
を算出動作させるようアドレスの選択を行う、バンクア
ドレス生成回路１３は、メモリアドレス選択回路１ｏが
らの出力を受けて、バンクＡとバンクＢのそれぞれの２
つのメモリに対して、クロック毎（各画素値の入力毎）
に交互にアクセスするようアドレスを生成する。バンク
Ａ、Ｂからの投影データの出力は出力データ選択回路１
６においてメモリ選択回路１１からの制御信号（外部メ
モリ選択信号に応じる）により選択されて、対応する一
方のバンクの２つのメモリから読出しデータが外部機器
へ出力される。

投影データの算出動作が一方のバンクで行われる時、そ
の中の２つのメモリはクロック毎に発生するアドレス（
水平座標）の奇数、偶数に対応して交互に動作する。そ
の１つのメモリＡ−１における動作は、読み出しアクセ
スにより水平位置のアドレスからデータが読出されてレ
ジスタ１４５に設定され、対応する加算回路１４３に出
力する。

この時加算回路１４３の他の入力にディジタルビデオ信
号が入力されるので両者が加算されてその結果がメモリ
Ａ−１の同じアドレスに格納される。

外部データが入力されると、１画面分の投影データが算
出された後、バンクが切換えられ、他方のバンクにおい
て投影動作が開始され、その他方のバンクの各メモリに
は投影データ算出結果が格納されている。そのため、座
標生成回路１２の座標値が第１行目の走査を表す値にな
ったことを横、出すると出力を発生するデータ制御回路
１７を設け、その出力をレジスタのクリア入力に供給す
ることにより、メモリから読出したデータはレジスタに
設定されない、その間、加算回路には第１行目の走査に
よる画素値であるディジタルビデオ信号が入力され、そ
の値がそのままメモリに格納される。

［実施例］ 第２図に本発明の実施例の構成図を示す。

第２図の２１はセレクタ、２２はデマルチプレクサ、２
３はレジスタ、２４．２５はカウンタ、２６〜２９はレ
ジスタ、３０はバンクＡ、３１はバンクＢ１３２．３３
はメモリ出力セレクタ、３４はゲート回路（第１図のデ
ータ制御回路に相当する）である。

実施例の動作を説明すると、外部アドレスの下位２ビツ
トがデマルチプレクサ２２に入力すると、バンク内のど
ちらのメモリを有効にするかを指定する制御信号と投影
結果である１６ピノト（画像データ入力は各画素毎に８
ビツトであるが、これを垂直方向に加算した結果は１６
ピノト分格納する）のデータを８ビツトとして出力する
ためのデータ出力タイミング信号２２０を生成し、２人
力ｌ出力のメモリ出力セレクタ３２．３３を制御する。

カウンタ２４．２５はクロックと画像制御信号人力であ
る水平同期信号、垂直向Ｍ信号から画素座標を計算して
、水平座標をアドレスとしてセレクタ２１に出力する。

セレクタ２１では外部アドレスか、カウンタ２４から入
力する座標アドレスかを選択して出力する。

レジスタ２３は外部データによりバンクＡ、Ｂの何れが
投影状態（投影データ算出状態）か、または外部出力状
態（投影データの出力状態）かが指定され、その状態を
示す信号２３０によりセレクタ２１における選択が制御
される。たとえば、バンクＡが投影を行い、バンクＢが
外部出力状態になっている場合、外部アドレスはレジス
タ２６．２７を通してバンクＡのメモリ３０１．３０２
に送られ、座標アドレスはセレクタ２１からレジスタ２
８．２９を通してＢバンクのメモリ３１１．３１２に送
られる。レジスタ２６〜２９は画素データとのタイミン
グをとるために設けられている。

次に、これらのアドレスがメモリに入力されると、その
番地のデータが読出され、そのバンクが外部出力状態な
ら、２人力１出力のメモリ出力セレクタ３２．３３に出
力され、外部機器へ出力される。また、投影を行ってい
るなら、メモリの出力はレジスタ３０５．３０６または
３１５．３１６に出力され、この出力と画像データ入力
とがアダー（加算器）３０３．３０４または３１３．３
１４で加算されて、加算結果は再びそれぞれのメモリに
書込まれる。バンクを外部データにより切り換えること
によりいつでも投影結果として読出すことができる。

これらの各バンクＡ、Ｂ内の２つのメモリのりイムチャ
ート図を第３図（ａ）に示す。即ち、クロックに対応し
て入力される画像データｐ２、ｐ３、ｐ４・・・が発生
すると、それに対応して各バンクのメモリ３０１．３１
１　（第３図でメモリｌと表示）とメモリ３０２．３１
２　（第３図でメモリ２と表示）には、入力画素が奇数
アドレスの時にメモリ３０１または３１１にアクセスし
、入力画素が偶数アドレスの時メモリ３０２または３１
２にアクセスして、アドレス毎に各バンク内の２つのメ
モリを交互にアクセスする。

カウンタ２５では垂直座標を計数しており、その値がＯ
の時（第１行目の走査時）には、計数出力を検出するゲ
ート回路３４の出力がロー（ＬＯＷ）となり、これがレ
ジスタ３０５．３０６．３１５．３１６のクリア端子に
入力しているので、メモリデータ入力は０となり、その
時の各アダー３０３．３０４または３１３．３１４から
はその時（第１行目）の画像データだけが出力され、メ
モリに新たな算出データとして記憶される。

第３図中）に従来例と本発明の作用対比図を示す。

この図に示すように垂直帰線期間にメモリをクリアする
従来例の場合には投影データの読み出しが不能であった
が、本発明によれば、何時でも状出しが可能となる。

［発明の効果］ 本発明によれば、パイプライン処理により投影算出を行
うことができるので、フレームメモリも必要なく、また
画像を回転せずに第１行目から最終行目までのデータの
垂直方向の算出ができる。

更に、メモリクリア期間が必要ないので、垂直帰線期間
中なら何時でもバンクの切り換えを行うことができるの
で、最新の投影結果を常時アクセスすることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の実施
例の構成図、第３図ｔａ＋は各メモリバンク内の２つの
メモリのタイムチャート図、第３図（ｂ）は本発明と従
来例との作用対比図、第４図は従来例の構成図、第５図
（ａｌは垂直および水平同期信号を示す図、第５図中）
はディジタルビデオ信号のタイミングを示す図、第６図
は投影データ算出の原理を示す図である。 第１図中、 １０：メモリアドレス選択回路 ｌｌ：メモリ選択回路 １２二座標生成回路 １３：バンクアドレス生成回路 １４：バンクＡ １５：バンクＢ １６：出力データ選択回路 １７：データ制御回路

Claims (1)

1. 【特許請求の範囲】 ディジタルビデオ信号から各画像の画素値の垂直方向の
   和の値である投影データをビデオレートで算出する回路
   において、 各画面の入力に同期した垂直同期信号からメモリ選択信
   号を生成するメモリアドレス選択回路（１０）と、 投影データを格納する２つのメモリバンク（１４、１５
   ）を備え、各メモリバンクにはメモリと、メモリ出力と
   ディジタルビデオ信号とを加算する加算回路とからなる
   回路が２組設けられ、 さらに、入力画素と同期するクロックから、入力された
   画素の画像上における位置を算出する座標生成回路（１
   ２）と、 ２つのメモリバンクのうちの一方を投影用、他方を外部
   機器読出し用とするためのメモリ選択回路（１１）と、 投影算出時に上記各メモリバンク内の２組のメモリをそ
   れぞれ奇数番の画素用と偶数番の画素用に交互にアクセ
   スするようアドレスを生成するバンクアドレス生成回路
   （１３）と、 画像の第１行目の走査の時にメモリから読出して加算回
   路に入力するデータを０にするデータ制御回路（１７）
   とを備えることを特徴とするビデオレート投影算出回路
   。