JP2003224715A - 画像処理回路および画像処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 画像の拡大／縮小処理（解像度変換）を行う
回路の回路規模を縮小する。 【解決手段】 画像データを解像度変換により拡大／縮
小処理を行う場合に、処理単位を縦横所定の画素数から
構成される画素ブロック毎とし、入力バッファ２５また
は出力バッファ３２に記憶する画像データの量が、それ
ぞれ画素ブロック分の画像データの量以下となるような
入力バッファ２５に記憶する画像データの量を、倍率に
関する情報である値Ｍａｇやオフセット値を用いて、入
力データ計算器２１で計算し、タイミングジェネレータ
２２において入力バッファ２５に記憶する画像データの
量を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像データの拡
大および縮小を小さな回路規模で行うようにした画像処
理回路および画像処理方法に関する。

【０００２】

【従来の技術】画像処理において、画像サイズを元の画
像に対して拡大／縮小する処理は、一般的に行われてい
る。この画像サイズ変換処理は、固定的な画素数に対し
て行われる。拡大処理は、例えば水平および垂直に拡大
された画素間に対し補間処理を行い画素を補充すること
により行われ、縮小処理は、例えば元の画像データに対
して間引き処理を行い、画素数を所定に減少させること
により行われる。このように、画像の解像度を変換する
ことにより、画像サイズの変更を行っている。

【０００３】このような画像サイズの拡大／縮小処理を
行う解像度変換回路を、水平および垂直方向のフィル
タ、拡大処理用の入出力バッファ、縮小処理用の間引き
回路により構成した場合、その回路規模は、データの処
理単位に大きく依存することになる。

【０００４】従来では、上述の解像度変換を行う際に、
画像データをライン単位で処理していた。すなわち、画
像データ処理を行う場合、水平同期信号を基に１画面の
画像データをライン本数分の数に分割し、１ライン毎に
解像度変換処理を施していた。図１２は、従来の画像デ
ータ処理単位およびタイミングの一例の図を示す。図１
２Ａは、１画面の画像データを処理するときのデータ処
理単位を示し、図１２Ｂは１画面の画像データ処理のタ
イミングチャートを示し、図１２Ｃは１画面の画像デー
タ処理期間を示す。図１２Ａに示すような、例えば１画
面が７２０×４８０画素の画像データを処理する場合
に、従来は、１画面の画像データを水平同期信号に沿っ
て４８０個のライン単位に分割し、１ライン毎に画像処
理を行っていた。すなわち、図１２Ｂに示す１フレーム
同期信号（Flame Sync）に対してライン本数分、すなわ
ち４８０個に分割された水平同期信号ＨＤにより、図１
２Ｃに示すように１フレーム周期に４８０回のデータ処
理を行っていた。

【０００５】

【発明が解決しようとする課題】このように画像データ
をライン単位で処理する場合には、垂直方向のフィルタ
の入力バッファとしてフィルタのタップ数分のラインメ
モリを用意する必要がある。図１３は、入力バッファへ
のデータ入力および出力の一例の図を示す。図１２Ａに
示すような、例えば１ライン７２０画素の画像データを
ライン毎に入力し、１ｔｏ８セレクタ２０１を介して垂
直方向処理用の８タップフィルタへ出力可能とするため
には、図１３に示すように入力バッファ２０２は、少な
くとも７２０ワード×８ビット分の容量を有するバッフ
ァを８個用いて構成する必要がある。

【０００６】そのため、特に、このような８タップなど
高次の補間を行うフィルタを使用する場合においては、
画像データをライン単位で処理する処理方法では、ライ
ンメモリ数が多く必要となるという問題点があった。

【０００７】一方、処理を、水平および垂直方向の所定
画素数で画像データを区切ったブロック単位で行うこと
も考えられる。ところが、この場合、画像データの入力
量が一定量であると、最大拡大時を想定した出力バッフ
ァを用いる必要があり、回路規模が増大してしまうとい
う問題点があった。

【０００８】したがって、この発明の目的は、画像の拡
大／縮小を、比較的小規模の回路構成で実現でき、原価
削減が可能な画像処理回路および方法を提供することに
ある。

【０００９】

【課題を解決するための手段】この発明は、上述した課
題を解決するために、画素単位からなるディジタルデー
タである画像情報を拡大／縮小変換可能な画像処理回路
において、縮小の入力指示により、縦横所定の画素数に
より構成される画素ブロックの画像情報を入力し、画素
ブロック毎に縮小の演算をして出力する縮小手段と、拡
大の入力指示により、出力される画像情報が縦横所定の
画素数により構成される画素ブロックとなるように拡大
の演算をして出力する拡大手段とを有することを特徴と
するものである。

【００１０】また、この発明は、画素単位からなるディ
ジタルデータである画像情報の解像度を変換する画像処
理回路において、少なくとも縦横所定の画素数で構成さ
れる画素ブロック分の量の画像情報を記憶可能な第１の
記憶手段と、第１の記憶手段により記憶された画像情報
を読み出し、指定された倍率に基づき解像度の変換を行
う解像度変換手段と、解像度変換手段から出力された少
なくとも縦横所定の画素数で構成される画素ブロック分
の量の画像情報を記憶可能な第２の記憶手段と、指定さ
れた倍率が１以下であるときには、第１の記憶手段によ
り記憶される画像情報の量が、画素ブロック分の画像情
報の量以下となるように、第１の記憶手段に入力する画
像情報の量を計算し、指定された倍率が１より大きいと
きには、第２の記憶手段により記憶される画像情報の量
が、画素ブロック分の画像情報の量以下となるように、
第１の記憶手段に入力する画像情報の量を計算する計算
手段と、計算手段による計算結果に基づき、第１の記憶
手段に入力する画像情報の量を制御する制御手段とを有
することを特徴とするものである。

【００１１】上述したように、この発明によれば、画素
単位からなるディジタルデータである画像情報を拡大／
縮小変換可能な画像処理回路において、縮小の入力指示
の場合には、縦横所定の画素数により構成される画素ブ
ロックの画像情報を入力し、画素ブロック毎に縮小の演
算をして出力し、拡大の入力指示の場合には、出力され
る画像情報が縦横所定の画素数により構成される画素ブ
ロックとなるように拡大の演算をして出力することによ
り、拡大／縮小処理時の入力および出力画像情報の量
が、画素ブロック分の画像情報の量以下となるように制
御される。

【００１２】また、この発明によれば、画素単位からな
るディジタルデータである画像情報の解像度を変換する
画像処理回路において、計算手段による計算結果に基づ
き、第１の記憶手段に入力する画像情報の量を制御手段
により制御することにより、第１の記憶手段に記憶され
る画像情報の量、または第１の記憶手段により記憶され
た画像情報を読み出し、解像度変換手段により解像度の
変換が施された画像情報の記憶を行う第２の記憶手段に
記憶される画像情報の量が、縦横所定の画素数で構成さ
れる画素ブロック分の画像情報の量以下となるように制
御される。

【００１３】

【発明の実施の形態】まず、この発明の一実施形態によ
る画像処理装置について説明する。図１はこの発明の一
実施形態による画像処理装置の一例の全体図を示す。

【００１４】図１に示す画像処理装置１は、撮像部分を
省略したビデオカメラ装置であり、画像処理を行う解像
度変換回路１０の他に、カメラインタフェース１１、外
部インタフェース１２、ＳＤＲＡＭ（Synchronous dyna
mic random access memory）１３およびビデオインタフ
ェース１４とを備える。

【００１５】カメラインタフェース１１は、例えばＣＣ
Ｄ（Charge Coupled Device）カメラなど、撮像カメラ
により生成された画像情報を取り込むインタフェースで
ある。外部インタフェース１２は、例えばＩＥＥＥ（In
stitute of Electrical andElectronics Engineers）１
３９４やＵＳＢ（Universal Serial Bus）などにより、
画像処理装置１の外部から画像情報を取り込むインタフ
ェースである。

【００１６】ＳＤＲＡＭ１３は、例えば画像情報をフレ
ーム単位で格納可能なフレームメモリであり、カメライ
ンタフェース１１または外部インタフェース１２などの
インタフェースを介して入力される画像情報が蓄えられ
る。またＳＤＲＡＭ１３は、蓄えた画像情報を解像度変
換回路１０に読み出し、解像度変換回路１０において解
像度変換処理を施し、解像度が変換された画像情報を再
び取り込むことも可能である。ビデオインタフェース１
４は、ＳＤＲＡＭ１３から入力される画像情報をビデオ
出力するためのインタフェースである。

【００１７】解像度変換回路１０は、入力された画像情
報に拡大／縮小などの処理（解像度変換処理）を施す回
路である。この解像度変換回路１０は、縦横所定数の画
素からなるブロック毎に拡大／縮小などの解像度変換処
理を施す。

【００１８】また、図１には図示しないが、画像処理装
置１の各ブロックは、例えばＣＰＵ（Central Processi
ng Unit）などの制御装置と接続され制御可能に構成さ
れている。

【００１９】この発明の一実施形態による画像処理装置
１においては、まずカメラインタフェース１１または外
部インタフェース１２などを介して入力される画像情報
が、ＳＤＲＡＭ１３に入力され、例えば１フレーム単位
で記憶される。

【００２０】ＳＤＲＡＭ１３に記憶された画像情報は、
縦横所定数の画素より構成されるブロックに分割され
て、ＳＤＲＡＭ１３より読み出され、解像度変換回路１
０に入力される。そして、解像度変換回路１０におい
て、ブロック単位の画像情報に、図示しない制御部から
の拡大／縮小などの指示に応じた解像度変換処理が施さ
れる。処理終了後、ブロック単位の画像データは、ＳＤ
ＲＡＭ１３の所定のアドレスに書き込まれる。これら一
連の動作をＳＤＲＡＭ１３に記憶された画像情報全体の
各ブロック毎に順次施す。

【００２１】そして、ＳＤＲＡＭ１３へ入力された１フ
レーム分の画像情報が、例えば１フレーム周期後に、Ｓ
ＤＲＡＭ１３から読み出され、ビデオインタフェース１
４に入力され、シリアルデータのビデオ信号に変換され
画像処理装置１の外部へ出力される。

【００２２】ここで、この一実施形態による解像度変換
回路１０において用いる入力画素間距離と出力画素間距
離との関係および画像処理単位について詳しく説明す
る。

【００２３】まず、入力画素間距離と出力画素間距離と
の関係について説明する。図２は、拡大時の入力画素と
出力画素との対応を示す一例の図である。なお、図２に
おいては説明を容易にするため、入力画素と出力画素と
の初期位相値（オフセット値）については考慮しないも
のとする。輝点４１ａ〜４１ｃは、実際に画像データが
出力される水平方向の輝点である。すなわち、例えばこ
の輝点は、ディスプレイ装置などにおける実際の表示素
子の輝点に相当する。画素４２ａ〜４２ｃは水平方向の
入力画素である。画素４３ａ〜４３ｃは、画素４２ａ〜
４２ｃを単純に拡大した水平方向の仮想的な画素であ
る。なお、この場合オフセット値を考慮しないため、画
素４３ａのみ仮想画素と出力画素とが同一座標となる。

【００２４】図２に示すように、例えば入力画素間距離
Ｌ１を仮想画素間距離Ｌ２に拡大する場合には、画素４
３ｂ，４３ｃの位置に実際の輝点がないため、入力画素
データから輝点４１ｂ，４１ｃに対応する位置の画素で
ある画素４４ｂ，４４ｃを求め、求めた画素４４ｂ，４
４ｃを、それぞれ輝点４１ｂ，４１ｃにて出力する。こ
の入力画素に対する拡大時の輝点に対応する画素間の距
離Ｌ３が出力画素間距離である。したがって、拡大時
は、（入力画素間距離Ｌ１）＞（出力画素間距離Ｌ３）
の関係となる。同様に、縮小時は、（入力画素間距離Ｌ
１）＜（出力画素間距離Ｌ３）の関係となり、等倍時
は、（入力画素間距離Ｌ１）＝（出力画素間距離Ｌ３）
の関係となる。

【００２５】具体的には、入力画素間距離と出力画素間
距離との関係は、式（１）のように表すことができる。 倍率＝入力画素間距離／出力画素間距離 ・・・（１）

【００２６】すなわち、式（１）により出力画素間距離
は、以下に示す式（２）により求められる。 出力画素間距離＝入力画素間距離／倍率 ・・・（２）

【００２７】図３は、具体的な入力画素および出力画素
を示す一例の図である。なお、図３中の、値Ｍａｇは出
力画素間距離の値を示し、オフセット値は入力画素に対
する出力画素の初期位相の値を示す。

【００２８】上述した式（１）より、図３に示す例にお
いては、以下に示す式（３）が成り立つ。 倍率＝２５６／値Ｍａｇ ・・・（３）

【００２９】したがって、図３に示す値Ｍａｇは、以下
に示す式（４）により求められる。 値Ｍａｇ＝２５６／倍率 ・・・（４）

【００３０】この発明の一実施形態である解像度変換回
路１０では、この値Ｍａｇおよびオフセット値を用いて
入力バッファ２５および出力バッファ３２への入力およ
び出力する画像データの量を計算する。この値Ｍａｇお
よびオフセット値を用いた計算の説明は後述する。

【００３１】次に、この発明の一実施形態である解像度
変換回路１０における画像処理単位について詳しく説明
する。図４は、この一実施形態による解像度変換回路１
０において、１画面のサイズが７２０×４８０画素の画
像データに処理を施す場合の画像データ処理単位および
タイミングの図である。図４Ａは、この一実施形態によ
る解像度変換回路１０における１画面の画像データ処理
単位を示し、図４Ｂは１画面の画像データ処理のタイミ
ングチャートを示し、図４Ｃは１画面の画像データ処理
期間を示す。

【００３２】図４Ａに示すように、この一実施形態によ
る解像度変換回路１０では、１画面の画像データを縦横
１６×１６画素からなる画素ブロックに分割し、１ブロ
ック毎に画像データの処理を行う。したがって、この場
合、図４Ｂに示す１フレーム同期信号（Flame Sync）に
対してブロックの総数、すなわち１３５０個のブロック
同期信号（Block Sync）を割り当てる。すなわち、図４
Ｃに示すように１フレーム周期に１３５０回のデータ処
理を解像度変換回路１０において行う。

【００３３】図５は、この発明の一実施形態による解像
度変換回路１０の一例を示す。この図５に示す解像度変
換回路１０は、縦横１６×１６画素からなる画素ブロッ
クを解像度変換の処理単位とし、水平および垂直方向と
もに８タップフィルタを用いて画像データに解像度変換
処理を行う。

【００３４】まず、この一実施形態における解像度変換
回路１０の構成について説明する。図５に示すように、
この解像度変換回路１０は、入力データ計算器２１、タ
イミングジェネレータ２２、フィルタ係数ジェネレータ
２３、１ｔｏ１６セレクタ２４、入力バッファ２５、１
６ｔｏ８セレクタ２６、Ｖ（垂直）方向８タップフィル
タ２７、間引き回路２８、メモリ２９、Ｈ（水平）方向
８タップフィルタ３０、間引き回路３１および出力バッ
ファ３２などにより構成される。

【００３５】入力データ計算器２１は、入力される値Ｍ
ａｇ、オフセット値および所定の入力画素間距離、固定
データ数などにより拡大または縮小率に応じた入出力画
像データ数の計算を行う。タイミングジェネレータ２２
は、Ｖ方向８タップフィルタ２７、Ｈ方向８タップフィ
ルタ３０、入力バッファ２５、出力バッファ３２および
メモリ２９などの処理タイミングを制御するタイミング
信号を生成する。

【００３６】フィルタ係数ジェネレータ２３は、入力さ
れる値Ｍａｇおよびオフセット値を基に、指定された画
像の拡大または縮小率に応じてＶ方向８タップフィルタ
２７およびＨ方向８タップフィルタ３０で用いるフィル
タ係数を生成する。

【００３７】１ｔｏ１６セレクタ２４は、縦横１６×１
６画素からなる１ブロックの画像データを、図示しない
データ入力量調整回路によりＳＤＲＡＭ１３から読み出
し、１６個の１６ワード×８ビットの画像データとして
入力バッファ２５へ供給する。入力バッファ２５は、１
ｔｏ１６セレクタ２４により分割された１６個の１６ワ
ード×８ビットからなる画像データのバッファリングを
行う。入力バッファ２５への入力画像データ数は、タイ
ミングジェネレータ２２により制御される。１６ｔｏ８
セレクタ２６は、入力バッファ２５によりバッファリン
グされている画像データから、垂直または水平に連続す
る８個の画素の画像データを選択する。

【００３８】図６は、入力バッファ２５への画像データ
の入力および出力を示す一例の詳細図である。図６に示
すように、１ｔｏ１６セレクタ２４により分割された画
像データを、入力バッファ２５からＶ方向８タップフィ
ルタ２７へ出力するためには、入力バッファ２５として
は１ブロック分の画像データを入力可能であればよい。
すなわち、少なくとも１６ワード×８ビット分のメモリ
容量を有するバッファを１６個用いて構成すればよい。
これにより、１ブロック分の画像データが、入力バッフ
ァ２５でバッファリングされ、Ｖ方向８タップフィルタ
２７へ出力可能となる。

【００３９】図５に示すＶ方向８タップフィルタ２７
は、１６ｔｏ８セレクタ２６により選択された垂直方向
に連続する画像データに対して、フィルタ係数ジェネレ
ータ２３から供給されるフィルタ係数を用いて、垂直方
向に畳み込み演算を行う。間引き回路２８は、縮小処理
の場合に、垂直方向に連続する画像データに対して、タ
イミングジェネレータ２２によるタイミングにて画像デ
ータの間引き処理を行う。メモリ２９は、間引き回路２
８から読み出された画像データを一時的に記憶するメモ
リである。

【００４０】Ｈ方向８タップフィルタ３０は、メモリ２
９から読み出された画像データに対して、フィルタ係数
ジェネレータ２３から供給されたフィルタ係数を用い
て、水平方向に畳み込み演算を行う。間引き回路３１
は、縮小処理の場合に、水平方向に連続する画像データ
に対して、タイミングジェネレータ２２によるタイミン
グにて画素データの間引き処理を行う。出力バッファ３
２は、間引き回路３１から読み出された画像データのバ
ッファリングを行う。

【００４１】ここで、この一実施形態による解像度変換
回路１０における拡大処理および縮小処理について説明
する。図７は、画像データを３倍に拡大した場合の拡大
処理の動作原理およびこの発明の一実施形態による解像
度変換回路１０のタイミングチャートであり、図８は、
画像データを３分の１に縮小した場合の縮小処理の動作
原理およびこの発明の一実施形態による解像度変換回路
１０のタイミングチャートである。

【００４２】まず、図７に示す拡大処理時の動作につい
て説明する。図７Ａは入力画素を示し、図７Ｂは、図７
Ａの入力画素に対する出力画素の様子を示す。この図７
Ａおよび図７Ｂに示す動作原理においては、拡大の際に
は１個の入力画素に対して拡大倍数分、すなわちこの場
合１個の入力画素に対して３個の出力画素を生成するこ
とで画像データを拡大している。

【００４３】図７Ｃ〜図７Ｆは、画像データを３倍に拡
大したときのデータ入出力のタイミングチャートであ
る。図７Ｃはクロックのタイミングであり、図７Ｄは入
力データの変化のタイミングであり、図７Ｅはフィルタ
係数の変化のタイミングであり、図７Ｆは出力データの
変化のタイミングである。

【００４４】図７Ｃおよび図７Ｄに示すように、画像デ
ータを３倍に拡大する場合には、画素単位の入力画像デ
ータを入力バッファ２５において、３クロック分保持
（ホールド動作）させる。そして、図７Ｃ〜図７Ｅに示
すようにフィルタ係数を１個の入力データに対して３回
変化させる。これにより、図７Ｆに示すように、１個の
画素単位の入力画像データに対して３個の画素単位の画
像データが生成され出力される。（例えば入力１に対し
て出力１，２，３）

【００４５】次に、図８に示す縮小処理時の動作につい
て説明する。図８Ａは入力画素を示し、図８Ｂは、図８
Ａの入力画素に対する出力画素の様子を示す。この図８
Ａおよび図８Ｂに示す動作原理においては、縮小の際に
は縮小倍率の逆数分、すなわち３個の入力画素から１個
の出力画素を間引き処理により生成することで画像デー
タを縮小している。

【００４６】図８Ｃ〜図８Ｇは、画像データを３分の１
に縮小したときのデータ入出力のタイミングチャートで
ある。図８Ｃはクロックのタイミングであり、図８Ｄは
入力データの変化のタイミングであり、図８Ｅはフィル
タ係数の変化のタイミングであり、図８Ｆはデータ取り
込み信号のタイミングであり、図８Ｇは出力データの変
化のタイミングである。

【００４７】図８Ｃおよび図８Ｄに示すように、画像デ
ータを３分の１に縮小する場合には、画素単位の画像デ
ータはクロックと同期して入力される。そして、図８Ｃ
〜図８Ｅに示すようにフィルタ係数を３個の入力画像デ
ータ、すなわち３クロックに対して１回ずつ変化させ
る。そして、図８Ｆに示す３クロック毎のデータ取り込
み信号によって、図８Ｇに示すように３クロック分ずつ
同じ画素単位の画像データが出力される。

【００４８】次に、図５に示す一実施形態による解像度
変換回路１０における拡大／縮小の動作について説明す
る。解像度変換回路１０に対して画像縮小の指示がなさ
れた場合には、まず縮小率によってあらかじめ計算され
た、値Ｍａｇおよびオフセット値が入力データ計算器２
１およびフィルタ係数ジェネレータ２３に入力される。
また、ＳＤＲＡＭ１３の画像データが縦横１６×１６画
素の画素ブロック単位で１ｔｏ１６セレクタ２４に入力
される。

【００４９】１ｔｏ１６セレクタ２４において、上述し
たように、画像データは、１６ワード×８ビットからな
る１６個の画像データに分割され、少なくとも１６ワー
ド×８ビットのデータを格納可能な１６個からなる入力
バッファ２５に入力され、バッファリングされる。この
ときの入力画像データ量は、入力される値Ｍａｇおよび
オフセット値ならびに所定の入力画素間距離および固定
画像データ量の値により、入力データ計算器２１におい
て、入力バッファ２５および出力バッファ３２の最大格
納可能ワード数に対応した値に計算される。計算方法の
詳細については、後述する。入力データ計算器２１によ
って計算された計算結果に基づき、入力バッファ２５へ
の画像データの取り込みタイミングが、入力バッファ２
５へ供給されるタイミングジェネレータ２２で生成され
るタイミング信号を基に制御される。

【００５０】１６ｔｏ８セレクタ２６では、１６ｔｏ８
セレクタ２６に供給されるタイミングジェネレータ２２
で生成されるタイミング信号に基づき、入力バッファ２
５にてバッファリングされている画像データから、垂直
に連続する８個の画素の画像データが選択される。選択
された画像データは、値Ｍａｇおよびオフセット値によ
りあらかじめフィルタ係数ジェネレータ２３で所定に生
成されたＶ方向８タップフィルタ２７に供給されるフィ
ルタ係数を用いて、Ｖ方向８タップフィルタ２７で畳み
込み演算され、フィルタ処理される。Ｖ方向８タップフ
ィルタ２７の出力は、間引き回路２８に供給される。間
引き回路２８では、タイミングジェネレータ２２により
生成される間引き回路２８に供給されるタイミング信号
に基づき、メモリ２９へのデータ取り込みタイミングの
制御を行う。これにより、倍率に応じた画素単位の画像
データが間引き回路２８で間引きされ、メモリ２９に供
給され一時的に記憶される。

【００５１】次に、メモリ２９に記憶された垂直方向に
縮小処理が施された画像データは、メモリ２９に供給さ
れるタイミングジェネレータ２２で生成されるタイミン
グ信号に基づき、Ｈ方向８タップフィルタ３０に入力さ
れる。Ｈ方向８タップフィルタ３０では、水平に連続す
る８個の画素の画像データに対して、値Ｍａｇおよびオ
フセット値によりあらかじめフィルタ係数ジェネレータ
２３で所定に生成されたＨ方向８タップフィルタ３０に
供給されるフィルタ係数を用いて、Ｈ方向８タップフィ
ルタ３０で畳み込み演算され、フィルタ処理される。Ｈ
方向８タップフィルタ３０の出力は、間引き回路３１に
供給される。間引き回路３１では、タイミングジェネレ
ータ２２により生成される間引き回路３１に供給される
タイミング信号に基づき、出力バッファ３２へのデータ
の取り込みタイミングの制御を行う。これにより、倍率
に応じた画素単位の画像データが間引き回路３１で間引
きされる。間引き回路３１の出力は、出力バッファ３２
に供給され、バッファリングされる。

【００５２】このように、縮小処理においては、間引き
回路２８による画像データのメモリ２９への取り込みタ
イミングの制御、ならびに間引き回路３１による画像デ
ータの出力バッファ３２への取り込みタイミングを制御
することにより画素数を減少する。

【００５３】次に、図５に示す一実施形態による解像度
変換回路１０において画像拡大の指示がなされた場合に
ついて説明する。拡大処理の場合には、まず拡大率によ
ってあらかじめ計算された値Ｍａｇおよびオフセット値
が入力データ計算器２１およびフィルタ係数ジェネレー
タ２３に入力される。また、ＳＤＲＡＭ１３の画像デー
タが縦横１６×１６画素の画素ブロック単位で１ｔｏ１
６セレクタ２４に入力される。

【００５４】１ｔｏ１６セレクタ２４において、画像デ
ータは１６ワード×８ビットからなる１６個の画像デー
タに分割され、少なくとも１６ワード×８ビットのデー
タを格納可能な１６個からなる入力バッファ２５に入力
され、バッファリングされる。この入力バッファ２５へ
入力された画像データは、拡大倍率に応じて入力バッフ
ァ２５に保持される。そして、同じ画像データを連続し
て１６ｔｏ８セレクタ２６に出力する。このときの入力
画像データ量は、入力される値Ｍａｇおよびオフセット
値ならびに所定の入力画素間距離および固定画像データ
量の値により、入力データ計算器２１において、入力バ
ッファ２５および出力バッファ３２の最大格納可能ワー
ド数に対応した値に計算される。計算方法の詳細につい
ては、後述する。入力データ計算器２１によって計算さ
れた計算結果に基づき、入力バッファ２５へのデータの
取り込みタイミングが、入力バッファ２５へ供給される
タイミングジェネレータ２２で生成されるタイミング信
号を基に制御される。

【００５５】１６ｔｏ８セレクタ２６では、１６ｔｏ８
セレクタ２６に供給されるタイミングジェネレータ２２
で生成されるタイミング信号に基づき、入力バッファ２
５にてバッファリングされている画像データから、垂直
に連続する８個の画素の画像データが選択される。選択
された画像データは、値Ｍａｇおよびオフセット値によ
りあらかじめフィルタ係数ジェネレータ２３で所定に生
成されたＶ方向８タップフィルタ２７に供給されるフィ
ルタ係数を用いて、Ｖ方向８タップフィルタ２７で畳み
込み演算され、フィルタ処理される。Ｖ方向８タップフ
ィルタ２７の出力は、間引き回路２８を介してメモリ２
９に供給され、一時的に記憶される。

【００５６】次に、メモリ２９に記憶された垂直方向に
拡大処理が施された画像データは、メモリ２９に供給さ
れるタイミングジェネレータ２２で生成されるタイミン
グ信号に基づき、Ｈ方向８タップフィルタ３０に入力さ
れる。Ｈ方向８タップフィルタ３０では、水平に連続す
る８個の画素の画像データに対して、値Ｍａｇおよびオ
フセット値により、あらかじめフィルタ係数ジェネレー
タ２３で所定に生成されたフィルタ係数を用いて、Ｈ方
向８タップフィルタ３０で畳み込み演算され、フィルタ
処理される。Ｈ方向８タップフィルタ３０の出力は、間
引き回路３１を介して出力バッファ３２に供給され、バ
ッファリングされる。

【００５７】このように、拡大処理においては入力バッ
ファ２５において入力画像データをホールド動作させ、
同じ画像データを繰り返し１６ｔｏ８セレクタ２６に出
力し、フィルタ係数ジェネレータ２３により所定に生成
されるフィルタの係数を変化させることにより画素数を
増加する。

【００５８】ここで、上述した入出力データ数の計算に
ついて、より詳しく説明する。図２および図３において
説明した値Ｍａｇ、オフセット値、入力画素間距離およ
び倍率を用いることで、入力バッファ２５および出力バ
ッファ３２のラインメモリ数に対応した入力バッファ２
５に入力する画像データ数の計算が可能である。すなわ
ち、この一実施形態では、画像データをブロック単位で
変換処理する回路構成において、入力データ計算器２１
およびタイミングジェネレータ２２により、入力および
出力の画像データ数を切り換えている。これにより、入
力バッファ２５および出力バッファ３２のバッファ容量
の削減が可能となる。

【００５９】つまり、縮小時は常に、 １画面サイズ≧入力画像サイズ＞出力サイズ が成り立つので、 入力データ量＞出力データ量 となる。また、拡大時は逆に、 入力画像サイズ＜出力画像サイズ≦１画面サイズ が成り立つので、 入力データ量＜出力データ量 となる。

【００６０】これを利用して、この一実施形態では、縮
小時には入力データ数を１６（入力バッファ２５を構成
するバッファの数）×１６画素（入力バッファ２５のラ
インメモリ数）で固定とし、拡大時には出力データ数が
１６（出力バッファ３２を構成するバッファの数）×１
６画素（出力バッファ３２のラインメモリ数）で固定と
なるように切り換えをそれぞれ行っている。

【００６１】図９は、入力バッファ２５および出力バッ
ファ３２のバッファ容量の切り換えを行う入出力データ
数切換回路の一例の構成を示す。この回路は、図５に示
す入力データ計算器２１およびタイミングジェネレータ
２２の一部により構成される。また、この入出力データ
数切換回路１００においては、入力画素間距離を図３に
示した２５６とする。

【００６２】上述したように、この一実施形態による解
像度変換回路１０においては、縮小時には入力画像デー
タ数を縦横１６×１６画素分のデータ数に固定し、拡大
時には出力画像データ数を縦横１６×１６画素分のデー
タ数に固定する。また、固定データ数は、この一実施形
態による解像度変換回路１０において、入力バッファ２
５および出力バッファ３２に使用するバッファとして、
１６本のラインメモリを有するバッファを用いた場合の
バッファ１個分の最大格納可能データ数である。したが
って、この一実施形態の場合、入力バッファ２５および
出力バッファ３２のラインメモリ数の１６が固定データ
数となる。このように、１６本のラインメモリを有する
バッファを１６個用いて入力バッファ２５および出力バ
ッファ３２をそれぞれ構成することで、縦横１６×１６
画素で構成される１ブロック分の画像データの拡大／縮
小処理を一度に行うことを可能にしている。

【００６３】図９に示すように、入力データ計算器２１
は、（入力値）×（固定データ数）の処理、すなわち入
力値を１６倍する乗算器５１、（入力値）＋（オフセッ
ト値）の処理を行う加算器５２、（入力値）／（入力画
素間距離）の処理、すなわち入力値を２５６で除算する
除算器５３、二つの入力値の大小を比較し、比較結果に
応じた信号を出力する比較器５４、スイッチ信号に応じ
たデータを選択するセレクタ５５および入力データに対
して１を減じる減算器５６とを備える。

【００６４】まず、入力データ計算器２１に入力された
値Ｍａｇは、乗算器５１に入力され、固定データ数が乗
じられる。すなわち、値Ｍａｇは、１６倍される。乗算
器５１の演算結果は、加算器５２に入力され、オフセッ
ト値が加えられる。加算器５２の演算結果（Ａ点の値）
は、除算器５３に入力され、入力画素間距離で除算され
る。すなわち、加算器５２の演算結果（Ａ点の値）は、
２５６で除算される。これにより、オフセット値を考慮
した倍率に対応した入力バッファ２５への入力画像デー
タ数を求めることができる。

【００６５】除算器５３の演算結果（Ｂ点の値）は、比
較器５４に入力され、固定データ数と比較される。すな
わち、除算器５３の演算結果（Ｂ点の値）と１６とが比
較される。そして、比較結果が（除算器５３の演算結
果）≧（固定データ数）、すなわち（除算器５３の演算
結果）≧１６ならば、比較器５４からのスイッチ信号
（Ｃ点の値）を基に、セレクタ５５により固定データ数
側が選択される。すなわち、セレクタ５５は、固定デー
タ数である１６を選択する。

【００６６】一方、比較器５４での比較結果が（除算器
５３の演算結果）＜（固定データ数）、すなわち（除算
器５３の演算結果）＜１６ならば、比較器５４からのス
イッチ信号（Ｃ点の値）を基に、セレクタ５５により除
算器５３の出力側が選択される。すなわち、セレクタ５
５は、除算器５３の演算結果（Ｂ点の値）を選択する。

【００６７】減算器５６には、セレクタ５５で選択され
た値の整数部が入力される。これは、データ数のカウン
トが整数であるためである。（整数化の回路は、ここで
は省略する）減算器５６では、整数化されたセレクタ５
５の出力値から１が減じられる。そして、減算器５６の
演算結果（Ｄ点の値）は、タイミングジェネレータ２２
の比較器５９に出力される。減算器５６において、入力
値から１を減じたのは、後述するアドレスカウンタ５７
が０からカウントされるためである。

【００６８】タイミングジェネレータ２２は、制御装置
などからの入力開始パルスを検出した際にクロックと同
期して固定データ数分（０〜１５まで）のカウントアッ
プを行うアドレスカウンタ５７、二つの入力値の大小を
比較し、比較結果に応じて信号を出力する比較器５９お
よびラッチ回路５８を一部の構成として備える。

【００６９】まず、入力開始パルスがラッチ回路５８の
セット端子に入力されると、ライトイネーブル信号ＷＥ
がオン状態となる。このライトイネーブル信号ＷＥがオ
ン状態で、１ｔｏ１６セレクタ２４から出力される画像
データが、入力バッファ２５の入力端子Ｄｉｎに入力さ
れると、アドレスカウンタ５７により示される入力バッ
ファ２５のアドレスＡＤＲに画像データが格納される。
アドレスカウンタ５７は、入力開始パルスの検出により
クロックと同期して０から１５まで加算されていく。ま
た、アドレスカウンタ５７の値と、上述の入力データ計
算器２１の減算器５６の演算結果（Ｄ点の値）とが比較
器５９にて比較される。比較結果が、（アドレスカウン
タ値）＝（減算器５６の演算結果）となった場合には、
ラッチ回路５８のリセット端子にリセット信号を入力
し、ライトイネーブル信号ＷＥをオフ状態とする。これ
により、入力データ計算器２１により求められた数に合
わせた数の画像データが、１ｔｏ１６セレクタ２４から
入力バッファ２５に入力される。

【００７０】なお、図９では比較器５９の比較条件を、
（アドレスカウンタ値）＝（減算器５６の演算結果）と
しているが、（アドレスカウンタ値）≧（減算器５６の
演算結果）であってもよい。

【００７１】ここで、図９の入出力データ数切換回路１
００において、（オフセット値）＝１０、（値Ｍａｇ）
＝３００である場合の縮小動作、および（オフセット
値）＝１０、（値Ｍａｇ）＝１２０である場合の拡大動
作について、この入出力データ数切換回路１００のタイ
ミングチャートである図１０に沿って説明する。図１０
Ａはクロック周期を示し、図１０Ｂは入力開始パルス信
号を示し、図１０Ｃはアドレスカウンタの値を示す。ま
た、図１０Ｄは縮小動作の場合のＤ点の値を示し、図１
０Ｅは縮小動作の場合の比較器５９の出力タイミングを
示し、図１０Ｆは縮小動作の場合のライトイネーブル信
号ＷＥの出力タイミングを示す。また、図１０Ｇは拡大
動作の場合のＤ点の値を示し、図１０Ｈは拡大動作の場
合の比較器５９の出力タイミングを示し、図１０Ｉは拡
大動作の場合のライトイネーブル信号ＷＥの出力タイミ
ングを示す。

【００７２】まず、縮小動作について説明する。上述図
２において説明したように、縮小時には値Ｍａｇは２５
６以上の値となっている。一方、上述の値Ｍａｇ、オフ
セット値の縮小条件では、図９中Ａ点の値は、（３００
×１６）＋１０＝４８１０となり、Ｂ点の値は、４８１
０／２５６＝１８．７８９…となる。したがって、１６
＜（Ｂ点の値）の関係になるため、Ｃ点のスイッチ信号
によりセレクタ５５は１６側の接点を選択する。

【００７３】すなわち、減算器５６には１６が入力さ
れ、図７Ｄにも示すようにＤ点の値は１５となる。これ
により、図７Ｃ〜図７Ｆのタイミングチャートに示すよ
うに、入力開始パルス検出により、アドレスカウンタ５
７の値が０から１５にカウントされるまで、ライトイネ
ーブル信号ＷＥがラッチ回路５８で生成される。したが
って、この場合、１６個分の画像データを入力バッファ
２５に入力するライトイネーブル信号ＷＥが、ラッチ回
路５８において生成されることになる。アドレスカウン
タ５７の値が１５までカウントされた場合には、比較器
５９からリセット信号が、ラッチ回路５８のリセット端
子に入力され、ライトイネーブル信号ＷＥがオフとされ
る。

【００７４】次に、拡大動作について説明する。上述図
２において説明したように、拡大時には値Ｍａｇは２５
６以下の値になっている。一方、上述の値Ｍａｇ、オフ
セット値の拡大条件では、図９中Ａ点の値は、（１２０
×１６）＋１０＝１９３０となり、Ｂ点の値は、１９３
０／２５６＝７．５３９…となる。したがって、１６＞
（Ｂ点の値）の関係になるため、Ｃ点のスイッチ信号に
よりセレクタ５５は除算器５３側の接点を選択する。

【００７５】すなわち、減算器５６には７が入力され、
図７Ｇにも示すようにＤ点の値は６となる。これによ
り、図７Ｃ、および図７Ｇ〜図７Ｉのタイミングチャー
トに示すように、入力開始パルス検出により、アドレス
カウンタ５７の値が０から６にカウントされるまで、ラ
イトイネーブル信号ＷＥがラッチ回路５８で生成され
る。したがって、この場合、７個分の画像データを入力
バッファ２５に入力するライトイネーブル信号ＷＥが、
ラッチ回路５８において生成されることになる。アドレ
スカウンタ５７の値が６までカウントされた場合には、
比較器５９からリセット信号が、ラッチ回路５８のリセ
ット端子に入力され、ライトイネーブル信号ＷＥがオフ
とされる。

【００７６】このように、値Ｍａｇおよびオフセット値
を用いて、オフセット値を考慮した倍率により、縮小処
理を行うか拡大処理を行うかを判断する。縮小処理を行
うと判断された場合には、入力バッファ２５のラインメ
モリ数に合わせ、入力バッファ２５に入力する画像デー
タ量を制御する。拡大処理を行うと判断された場合に
は、出力バッファ３２のラインメモリ数に合わせ、入力
バッファ２５に入力する画像データ量を制御する。

【００７７】ここで、入力、出力および入出力固定方法
による拡大または縮小時に必要なバッファ容量について
比較してみる。図１１は縦横１６×１６画素単位による
解像度変換処理において、１６倍に拡大する場合および
１／１６倍に縮小する場合のブロック処理時のバッファ
容量を、入力固定による解像度変換（入力固定方式）お
よび出力固定による解像度変換（出力固定方式）、およ
びこの一実施形態による解像度変換（入出力数切換方
式）とについて示した図である。

【００７８】図１１に示すように、毎回一定量の画像デ
ータを処理する入力固定方式の場合、出力バッファ容量
は拡大倍率に依存する。そのため、１６倍の拡大では１
６×１６ワードの入力画像データ量に対し、出力画像デ
ータ量は２５６×２５６ワードとなる。そのため、バッ
ファ容量は、最低でも２５６×２５６ワード分必要とな
る。一方、毎回一定量の画像データを出力する出力固定
方式では、入力バッファ量が縮小率に依存する。そのた
め、１／１６の縮小では１６×１６ワードの出力画像デ
ータ量に対し、入力画像データ量は２５６×２５６ワー
ドとなる。そのため、バッファ容量は、最低でも２５６
×２５６ワード分必要となる。

【００７９】これに対し、この一実施形態による入出力
切換方式においては、拡大率または縮小率などに応じて
入出力画像データ数を切り換えるため、拡大／縮小に応
じて入力バッファ２５の入力画像データ量または出力バ
ッファ３２の入力画像データ量を１６×１６ワードに固
定することができる。したがって、この入出力切換方式
では、最低１６×１６ワード分の容量の入出力バッファ
にて回路を構成することができる。

【００８０】以上説明したように、この一実施形態によ
れば、縦横１６×１６画素からなる画素ブロックに分割
された１画面の画像情報を画素ブロック単位で入力し、
入力バッファ２５、Ｖ方向８タップフィルタ２７、Ｈ方
向８タップフィルタ３０および間引き回路２８，３１な
どにより拡大／縮小の処理をする際に、値Ｍａｇおよび
オフセット値を用いて、縮小のときには入力バッファ２
５の入力画像データ数を固定データ数とし、拡大のとき
には出力バッファ３２の出力画像データ数を固定データ
数とするようにしていることにより、入力バッファ２５
および出力バッファ３２の必要とするバッファ容量が削
減され、メモリ２９の容量も減らすことができる。

【００８１】したがって、これら入力バッファ２５、出
力バッファ３２およびメモリ２９などは、レジスタで代
用して構成することが可能となる。また、解像度変換回
路１０を１つのＬＳＩ（Large Scale Integrated circu
it）にて構築するような場合にもＬＳＩのチップ面積の
縮小が可能である。

【００８２】これらのことにより、回路基板上への部品
レイアウトの容易性およびパターン配線の効率化を向上
し、原価削減を可能とする。

【００８３】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。

【００８４】例えば、上述の実施形態において挙げた数
値はあくまでも例に過ぎず、必要に応じてこれと異なる
数値を用いてもよい。

【００８５】また例えば、上述の実施形態においては、
１ブロックを１６×１６画素としたが、これに限らずバ
ッファ容量などを考慮して他の大きさのブロックにて構
成することも可能である。また例えば、上述の実施形態
においては、フィルタのタップ数を８タップとしたが、
これに限らず他のタップ数にて構成することも可能であ
る。また例えば、上述の実施形態においては、具体例と
して入力画素間距離を２５６としているが、これに限ら
ず入力画素間距離は他の値とすることが可能である。

【００８６】また例えば、上述の実施形態においては、
Ｖ方向の解像度を変換後にＨ方向の解像度を変換してい
るが、これに限らずＨ方向の解像度変換を先に行っても
よい。また例えば、上述の実施形態においては、拡大／
縮小の倍率の例として、整数値を使用しているが、整数
以外の倍率であってもよい。

【００８７】

【発明の効果】以上説明したように、この発明によれ
ば、画素単位からなるディジタルデータである画像情報
を拡大／縮小変換可能な画像処理回路において、縮小の
入力指示の場合には、縦横所定の画素数により構成され
る画素ブロックの画像情報を入力し、画素ブロック毎に
縮小の演算をして出力し、拡大の入力指示の場合には、
出力される画像情報が縦横所定の画素数により構成され
る画素ブロックとなるように拡大の演算をして出力する
ことにより、拡大／縮小処理時の入力および出力画像情
報の量が、画素ブロック分の画像情報の量以下に制御で
きる。これにより、縮小および拡大時にメモリを使用す
る場合、メモリの容量を減らすことができる効果があ
る。

【００８８】また、この発明によれば、画素単位からな
るディジタルデータである画像情報の解像度を変換する
画像処理回路において、計算手段による計算結果に基づ
き、第１の記憶手段に入力する画像情報の量を制御手段
により制御することで、第１の記憶手段に記憶される画
像情報の量、または第１の記憶手段により記憶された画
像情報を読み出し、解像度変換手段により解像度の変換
が施された画像情報の記憶を行う第２の記憶手段に記憶
される画像情報の量が、縦横所定の画素数で構成される
画素ブロック分の画像情報の量以下となるように制御さ
れる。これにより、画像処理回路を構成する第１の記憶
手段および第２の記憶手段として必要となる容量が削減
されるため、メモリの容量を減らすことができる効果が
ある。

【００８９】したがって、画像処理回路において、画像
情報を一時的に記憶するために、入力および出力バッフ
ァ、メモリなどを用いる場合に、これらをレジスタで代
用して構成することが可能となり、例えば画像処理回路
を１つのＬＳＩにて構築するような場合には、ＬＳＩの
チップ面積の縮小が可能となる効果がある。

【００９０】これらのことにより、回路基板上への部品
レイアウトの容易性およびパターン配線の効率化を向上
し、比較的小規模の回路構成で拡大／縮小を行う画像処
理回路を構成でき、原価削減を可能とできる効果があ
る。

【図面の簡単な説明】

【図１】この発明の一実施形態による画像処理装置の一
例の全体図である。

【図２】拡大時の入力画素と出力画素との対応を示す一
例の図である。

【図３】具体的な画素間距離の一例の図を示す。

【図４】この発明の一実施形態による解像度変換回路に
おけるデータ処理単位およびタイミングの図である。

【図５】この発明の一実施形態による解像度変換回路の
一例を示す。

【図６】この発明の一実施形態による解像度変換回路に
おける入力バッファへのデータ入力および出力を示す詳
細図である。

【図７】画像データを３倍に拡大した場合の拡大処理の
動作原理、およびこの発明の一実施形態による解像度変
換回路のタイミングチャートである。

【図８】画像データを３分の１に縮小した場合の縮小処
理の動作原理、およびこの発明の一実施形態による解像
度変換回路のタイミングチャートである。

【図９】この発明の一実施形態による入出力データ数切
換回路の一例の構成を示す。

【図１０】この発明の一実施形態による入出力データ数
切換回路のタイミングチャートを示す図である

【図１１】縦横１６×１６画素単位による解像度変換処
理における、１６倍に拡大する場合および１／１６倍に
縮小する場合の、ブロック処理時に必要なバッファ容量
を示す。

【図１２】従来技術における解像度変換回路におけるデ
ータ処理単位およびタイミングの図である。

【図１３】従来技術における入力バッファへのデータ入
力および出力を示す詳細図である。

【符号の説明】

１・・・画像処理装置、１０・・・解像度変換回路、２
１・・・入力データ計算器、２２・・・タイミングジェ
ネレータ（ＧＥＮ）、２３・・・フィルタ係数ジェネレ
ータ（ＧＥＮ）、２４・・・１ｔｏ１６セレクタ（ＳＥ
Ｌ）、２５・・・入力バッファ、２６・・・１６ｔｏ８
セレクタ（ＳＥＬ）、２７・・・Ｖ方向８タップフィル
タ、２８，３１・・・間引き回路、２９・・・メモリ、
３０・・・Ｈ方向８タップフィルタ、３２・・・出力バ
ッファ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 画素単位からなるディジタルデータであ
   る画像情報を拡大／縮小変換可能な画像処理回路におい
   て、 縮小の入力指示により、縦横所定の画素数により構成さ
   れる画素ブロックの画像情報を入力し、上記画素ブロッ
   ク毎に縮小の演算をして出力する縮小手段と、 拡大の入力指示により、出力される画像情報が縦横所定
   の画素数により構成される画素ブロックとなるように拡
   大の演算をして出力する拡大手段とを有することを特徴
   とする画像処理回路。
2. 【請求項２】 上記画素ブロックが縦横それぞれ１６画
   素から構成されることを特徴とする請求項１に記載の画
   像処理回路。
3. 【請求項３】 上記画素ブロックが、１画面の画像情報
   の領域分割により構成されていることを特徴とする請求
   項１に記載の画像処理回路。
4. 【請求項４】 上記縮小および拡大の演算は、フィルタ
   係数を切り換えることにより画像情報の解像度を変換す
   ることを特徴とする請求項１に記載の画像処理回路。
5. 【請求項５】 画素単位からなるディジタルデータであ
   る画像情報の拡大／縮小変換を行う画像処理方法におい
   て、 縮小の入力指示の場合、縦横所定の画素数により構成さ
   れる画素ブロックの画像情報を入力し、上記画素ブロッ
   ク毎に縮小の演算をして出力し、 拡大の入力指示の場合、出力される画像情報が縦横所定
   の画素数により構成される画素ブロックとなるように拡
   大の演算をして出力することを特徴とする画像処理方
   法。
6. 【請求項６】 画素単位からなるディジタルデータであ
   る画像情報の解像度を変換する画像処理回路において、 少なくとも縦横所定の画素数で構成される画素ブロック
   分の量の上記画像情報を記憶可能な第１の記憶手段と、 上記第１の記憶手段により記憶された上記画像情報を読
   み出し、指定された倍率に基づき解像度の変換を行う解
   像度変換手段と、 上記解像度変換手段から出力された少なくとも縦横所定
   の画素数で構成される画素ブロック分の量の画像情報を
   記憶可能な第２の記憶手段と、 上記指定された倍率が１以下であるときには、上記第１
   の記憶手段により記憶される画像情報の量が、上記画素
   ブロック分の画像情報の量以下となるように、上記第１
   の記憶手段に入力する画像情報の量を計算し、上記指定
   された倍率が１より大きいときには、上記第２の記憶手
   段により記憶される画像情報の量が、上記画素ブロック
   分の画像情報の量以下となるように、上記第１の記憶手
   段に入力する画像情報の量を計算する計算手段と、 上記計算手段による計算結果に基づき、上記第１の記憶
   手段に入力する上記画像情報の量を制御する制御手段と
   を有することを特徴とする画像処理回路。
7. 【請求項７】 上記画素ブロックが縦横それぞれ１６画
   素から構成されることを特徴とする請求項６に記載の画
   像処理回路。
8. 【請求項８】 上記画素ブロックが、１画面の画像情報
   の領域分割により構成されていることを特徴とする請求
   項６に記載の画像処理回路。
9. 【請求項９】 上記解像度変換手段は、フィルタ係数を
   切り換えることにより画像情報の解像度を変換すること
   を特徴とする請求項６に記載の画像処理回路。
10. 【請求項１０】 画素単位からなるディジタルデータで
    ある画像情報の解像度を変換する画像処理方法におい
    て、 少なくとも縦横所定の画素数で構成される画素ブロック
    分の量の上記画像情報を記憶可能な第１の記憶のステッ
    プと、 上記第１の記憶のステップにより記憶された上記画像情
    報を読み出し、指定された倍率に基づき解像度の変換を
    行う解像度変換のステップと、 上記解像度変換のステップから出力された少なくとも縦
    横所定の画素数で構成される画素ブロック分の量の画像
    情報を記憶可能な第２の記憶のステップと、 上記指定された倍率が１以下であるときには、上記第１
    の記憶のステップにより記憶される画像情報の量が、上
    記画素ブロック分の画像情報の量以下となるように、上
    記第１の記憶のステップに入力する画像情報の量を計算
    し、上記指定された倍率が１より大きいときには、上記
    第２の記憶のステップにより記憶される画像情報の量
    が、上記画素ブロック分の画像情報の量以下となるよう
    に、上記第１の記憶のステップに入力する画像情報の量
    を計算する計算のステップとを有し、 上記計算のステップによる計算結果に基づき、上記第１
    の記憶のステップに入力する上記画像情報の量を制御す
    ることを特徴とする画像処理方法。