JP2001061058A

JP2001061058A - 画像処理装置

Info

Publication number: JP2001061058A
Application number: JP23344399A
Authority: JP
Inventors: Yoshinobu Sato; 佳宣佐藤; Masato Kosugi; 真人小杉; Hideyuki Rengakuji; 秀行蓮覚寺
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-08-20
Filing date: 1999-08-20
Publication date: 2001-03-06

Abstract

(57)【要約】【課題】画像データを異なるサイズに変倍し、それぞ
れ記録及び表示する。【解決手段】ＤＲＡＭ２０には撮像素子２２４による
撮影画像データが格納される。ＤＭＡ制御回路３４は、
ＤＲＡＭ２０の矩形領域から画像データを読み出し、変
倍回路３０，３２に供給する。変倍回路３０は、圧縮記
録用に画像サイズを変更し、変倍回路３２は表示用に画
像サイズを変更する。変倍回路３０の出力はラスタ／ブ
ロック変換回路３６及び圧縮回路４０により圧縮され、
ＤＭＡ制御回路４２によりＤＲＡＭ２０にＤＭＡ転送さ
れる。ＤＭＡ制御回路４４は変倍回路３２の出力をＤＲ
ＡＭ２０の矩形領域に二次元的にＤＭＡ転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に関
し、より具体的には、映像信号を任意サイズで拡大縮小
する画像処理装置に関する。

【０００２】

【従来の技術】ディジタルカメラには、一般的に、ラー
ジ（１６００×１２００ピクセル）、ミドル（１２８０
×９６０ピクセル）及びスモール（８００×６００ピク
セル）というように、数種類の記録サイズを選択できる
のが普通である。ディジタルカメラはまた、ファインダ
用及び再生画像の表示用に、液晶表示パネルを具備す
る。

【０００３】ミドルサイズの画像を記録するには、撮像
素子で撮像されたフルサイズの画像データをカメラ信号
処理の後、内蔵ＤＲＡＭに一時記憶し、記憶されたフル
サイズの画像データを読み出しミドルサイズに縮小した
後に記録媒体に記録する。ＤＲＡＭに一時記憶されてい
るフルサイズの画像データは、再度、読み出され、液晶
表示モニタへの出力用に画像サイズを縮小されて、液晶
表示モニタに印加される。

【０００４】

【発明が解決しようとする課題】従来例では、画像デー
タの記録処理の後に表示処理が行われるので、画像の記
録から表示までに長い時間がかかる。多くのＤＲＡＭア
クセスを必要とし、消費電力が増大する。

【０００５】本発明は、これらの問題点を解決し、高速
に画像サイズを変更する画像処理装置を提示することを
目的とする。

【０００６】本発明はまた、任意の画像サイズの画像デ
ータを、より少ないメモリで、高速に圧縮伸長、変倍及
び記録再生再生する画像処理装置を提示することを目的
とする。

【０００７】

【課題を解決するための手段】本発明に係る画像処理装
置は、データを記憶するデータ記憶手段と、画像データ
を変倍する第１の変倍手段と、画像データを変倍する第
２の変倍手段と、当該データ記憶手段からデータを当該
第１及び第２の変倍手段に二次元転送する第１の転送手
段と、当該第１の変倍手段の出力画像を圧縮する画像圧
縮手段と、当該画像圧縮手段の出力を当該データ記憶手
段へ順次、転送する第２の転送手段と、当該第２の変倍
手段の出力データを当該データ記憶手段へ二次元転送す
る第３の転送手段とを具備することを特徴とする。

【０００８】本発明に係る画像処理装置はまた、データ
を記憶するデータ記憶手段と、当該データ記憶手段から
データを二次元転送する第１の転送手段と、当該第１の
転送手段により転送される画像データを変倍する第１の
変倍手段と、当該第１の変倍手段の出力画像データを圧
縮する画像圧縮手段と、当該第１の変倍手段の出力及び
当該画像圧縮手段の出力の一方を選択する第１の選択手
段と、当該第１の選択手段の出力を当該データ記憶手段
に転送する第２の転送手段と、当該第１の転送手段によ
り転送される圧縮画像データを伸長する画像伸長手段
と、当該第１の転送手段の出力及び当該画像伸長手段の
出力の一方を選択する第２の選択手段と、当該第２の選
択手段の出力画像を変倍する第２の変倍手段と、当該第
２の変倍手段の出力データを当該データ記憶手段に二次
元転送する第３の転送手段とを具備し、当該データ記憶
手段に記憶されるデータを圧縮するときには、当該第１
の選択手段が当該画像圧縮手段の出力を選択すると共
に、当該第２の選択手段は、当該第１の転送手段の出力
を選択し、当該データ記憶手段の圧縮画像データを伸長
するときには、当該第２の選択手段は当該画像伸長手段
の出力を選択することを特徴とする。

【０００９】本発明に係る画像処理装置はまた、データ
を記憶するデータ記憶手段と、当該データ記憶手段から
データを転送する第１の転送手段と、当該データ記憶手
段からデータを転送する第２の転送手段と、当該第２の
転送手段からの圧縮画像データを伸長する画像伸長手段
と、当該第１の転送手段の出力、当該第２の転送手段の
出力及び当該画像伸長手段の出力の何れかを選択する第
１の選択手段と、当該第１の転送手段の出力、当該第２
の転送手段の出力及び当該画像伸長手段の出力の何れか
を選択する第２の選択手段と、当該第１の選択手段から
の画像データを変倍する第１の変倍手段と、当該第２の
選択手段からの画像データを変倍する第２の変倍手段
と、当該第１及び第２の変倍手段の出力の一方を選択す
る第３の選択手段と、当該当該第３の選択手段の出力画
像データを圧縮する画像圧縮手段と、当該第１の変倍手
段の出力、当該第２の変倍手段の出力及び当該画像圧縮
手段の出力の何れかを選択する第４の選択手段と、当該
第１の変倍手段の出力、当該第２の変倍手段の出力及び
当該画像圧縮手段の出力の何れかを選択する第５の選択
手段と、当該第４の選択手段の出力データを当該データ
記憶手段に転送する第３の転送手段と、当該第５の選択
手段の出力データを当該データ記憶手段に転送する第４
の転送手段とを具備することを特徴とする。

【００１０】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００１１】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０は、全体を制御するＣＰＵ、１２は
ＣＰＵ１０をシステムバス１４に接続するインターフェ
ース、１６はメモリカード等の記録媒体、１８は記録媒
体１６をバス１４に接続するインターフェース、２０は
画像データ及びプログラム等を記憶するＤＲＡＭ、２２
は、システムのシーケンシャル制御及びバス調停制御等
を司るシステム制御回路、２４は撮像素子、２６は撮像
素子２４のアナログ出力をディジタル信号に変換するＡ
／Ｄ変換器、２８は、Ｄ／Ａ変換器２６の出力データを
ＤＲＡＭ２０にＤＭＡ転送するＤＭＡ（ダイレクトメモ
リアクセス）制御回路である。

【００１２】３０，３２は線形補間等によって水平及び
垂直方向に画像を変倍する変倍回路、３４は、ＤＲＡＭ
２０上の画像データを変倍回路３０，３２に二次元的に
ＤＭＡ転送するＤＭＡ制御回路、３６は、変倍回路３０
によって変倍されたラスタスキャン画像データをブロッ
クスキャン画像データに変換するラスタ／ブロック変換
回路、３８はラスタ／ブロック変換回路３６の作業用の
バッファメモリである。バッファメモリ３８は、Ｈａ×
８ワードの容量を持ち、従って、ラスタ／ブロック変換
回路３６は、水平ピクセルＨａまでのラスタデータを一
度にブロックスキャンデータに変換できる。

【００１３】４０はラスタ／ブロック変換回路３６から
出力されるブロックスキャン画像データをＪＰＥＧ方式
で圧縮する圧縮回路、４２は、圧縮回路４０の出力デー
タをＤＲＡＭ２０にＤＭＡ転送するＤＭＡ制御回路であ
る。４４は、変倍回路３２によって変倍された画像デー
タをＤＲＡＭ２０に二次元的にＤＭＡ転送するＤＭＡ制
御回路である。

【００１４】４６は、画像データに変調、同期信号の付
加及びＤ／Ａ変換等の処理を施してビデオ信号を生成す
る再生回路、４８は、ＤＲＡＭ２０の画像データを再生
回路４６に二次元ＤＭＡ転送するＤＭＡ制御回路、５０
は再生回路４６から出力されるビデオ信号を画像表示す
る画像表示装置である。画像表示装置は、例えば、液晶
表示パネルからなる。

【００１５】図２は、変倍回路３０，３２の概略構成ブ
ロック図を示す。６０は線形補間等により水平方向に変
倍する水平変倍回路、６２は線形補間などにより垂直方
向に変倍する垂直変倍回路、６４は垂直変倍回路６２の
作業用のバッファメモリ、６６は、入力信号又は垂直変
倍回路６２の出力を選択して水平変倍回路６０に供給す
るスイッチ、６８は、入力信号又は水平変倍回路６０の
出力を選択して垂直変倍回路６２に供給するスイッチ、
７０は水平変倍回路６０又は垂直変倍回路６２の出力を
選択するスイッチである。バッファメモリ６４は、Ｈｂ
ワードの容量を具備し、水平Ｈｂピクセルで２ライン分
のディレイラインからなる。

【００１６】スイッチ６６，６８，７０により、水平変
倍回路６０と垂直変倍回路６２のどちらを先に作用させ
るかを切り換えることができる。即ち、スイッチ６６，
６８，７０を全てＡ側に接続すると、入力画像は水平変
倍回路６０及び垂直変倍回路６２の順番で変倍され、ス
イッチ６６，６８，７０を全てＢ側に接続すると、入力
画像は垂直変倍回路６２及び水平変倍回路６０の順番で
変倍される。縮小処理のときにはスイッチ６６，６８，
７０を全てＡ側に接続し、拡大処理のときにはスイッチ
６６，６８，７０を全てＢ側に接続する。

【００１７】図３は、水平変倍回路６０の概略構成ブロ
ック図を示す。８０は水平変倍回路６０への入力データ
を取り込むＤフリップフロップであり、実際にはシフト
レジスタを構成する。８２はＤフリップフロップ８０の
出力データを８チャンネルに割り振る１：８のセレク
タ、８４はセレクタ８２の各出力をラッチするラッチ、
８６はラッチ回路８４の８出力の１つを選択する８：１
のセレクタである。セレクタ８２，８６及びラッチ回路
８４は、データ記憶回路８８を構成する。

【００１８】９０は、Ｄフリップフロップの出力又はデ
ータ記憶回路８８の出力を選択するセレクタ、９２は、
セレクタ９０の出力を取り込むＤフリップフロップであ
り、Ｄフリップフロップ８０と同様に、実際にはシフト
レジスタを構成する。９４は、Ｄフリップフロップ８
０，９２の出力から線形補間する線形補間回路、９６
は、線形補間回路９４の補間比率Ｋｈを記憶する位相記
憶回路である。

【００１９】Ｄフリップフロップ８０は入力データＰを
取り込む。Ｄフリップフロップ８０の出力データは、デ
ータ記憶回路８８のセレクタ８２と線形補間回路９４に
印加される。データ記憶回路８８は、Ｄフリップフロッ
プ８０からのデータをラッチ８４に一時記憶し、所望の
タイミングのデータをセレクタ９０を介してＤフリップ
フロップ９２に供給する。Ｄフリップフロップ９２の出
力は線形補間回路９４の別の入力に印加される。このよ
うにして、線形補間回路９４には、２つのタイミングの
画像データＰ_ｉ，Ｐ_ｉ＋１が入力する。線形補間回路９
４は、これらの画像データＰ_ｉ，Ｐ_ｉ＋１を線形補間し
て、データＱ_ｊを出力する。

【００２０】図４は、縮小比率Ｎ／Ｍ＝３／７の時の入
力画素Ｐ_ｉと出力画素Ｑ_ｊの対応例を示す。図５は、線
形補間回路９４の動作フローチャートを示す。図４及び
図５を参照して、実際の縮小動作を説明する。

【００２１】定数Ｋｈ，Ｉｈを初期設定する（Ｓ１）。
Ｋｈ，Ｉｈは、初期設定後、変化しない。Ｉｈは縮小比
率Ｎ／Ｍの逆数の整数部分、すなわち、ｉｎｔ（Ｍ／
Ｎ）に設定され、Ｋｈは、縮小比率Ｎ／Ｍの逆数の小数
部分に設定される。縮小比率が３／７のとき、Ｉｈ＝
２、Ｋｈ＝１／３である。

【００２２】入力画素カウンタｉ、出力画素カウンタｊ
及び補間係数ｋを０で初期化する（Ｓ２）。下記式の線
形補間処理、Ｑ_ｊ＝（Ｐ_ｉ＋１−Ｐ_ｉ）×ｋ＋Ｐ_ｉを実行する（Ｓ３）。この式は、Ｑ_ｊ＝Ｐ_ｉ＋１×ｋ＋Ｐ_ｉ×（１−ｋ）と展開できる。これは、線形補間そのものであり、ｉ＝
０、ｊ＝０及びｋ＝０では、Ｑ_０＝Ｐ_０となる。

【００２３】出力画素カウンタｊをインクリメントし、
入力画素カウンタｉにＩｈを加算し、補間係数ｋにＫｈ
を加算する（Ｓ４）。これにより、ｉ＝２、ｊ＝１、ｋ
＝１／３となる。ｋが１未満であるので（Ｓ５）、再
度、線形補間する（Ｓ３）。この結果、Ｑ_１＝Ｐ_３×１／３＋Ｐ_２×２／３となる。出力画素カウンタｊをインクリメントし、入力
画素カウンタｉにＩｈを加算し、補間係数ｋにＫｈを加
算する（Ｓ４）。その結果、ｉ＝４、ｊ＝２、ｋ＝２／
３となる。この段階でも、ｋが１未満であるので（Ｓ
５）、再度、線形補間する（Ｓ３）。この結果、Ｑ_２＝Ｐ_５×２／３＋Ｐ_４×１／３となる。

【００２４】出力画素カウンタｊをインクリメントし、
入力画素カウンタｉにＩｈを加算し、補間係数ｋにＫｈ
を加算する（Ｓ４）。これにより、ｉ＝６、ｊ＝３、ｋ
＝１となる。ｋが１以上になったので（Ｓ５）、ｋをデ
クリメントし、ｉをインクリメントする（Ｓ６）。この
結果、ｋ＝０、ｉ＝７となる。この後、線形補間処理を
実行する（Ｓ３）。これにより、Ｑ_３＝Ｐ_７となる。

【００２５】以後、同様の処理により、水平方向に画像
を縮小できる。

【００２６】図６は、垂直変倍回路６２及びバッファメ
モリ６４の概略構成ブロック図を示す。１１０，１１２
はそれぞれ、Ｈｂワード、即ち、水平Ｈｂピクセルから
なる１ラインの画像データを記憶可能なラインメモリで
ある。ライン・メモリ１１０、１１２はバッファメモリ
６４の一部である。１１４は、繰り返しのライン数Ｌを
記憶するレジスタ、１１６は、１ラインのピクセル数Ａ
を記憶するレジスタ、１１８は１ラインのピクセル数を
記憶するレジスタ、１２０はアドレスの分割管理数Ｄを
記憶するレジスタ、１２２は、レジスタ１１４〜１２０
の記憶値に従って、ラインメモリ１１０，１１２に対す
るアドレスを発生し、ライン・メモリ１１０，１１２の
メモリアクセスを制御するアドレス発生回路である。

【００２７】垂直変倍回路６２の入力データは、交互に
ライン・メモリ１１０，１１２に書き込まれる。ライン
・メモリ１１０が書き込み動作するとき、ライン・メモ
リ１１２は読み出し動作する。セレクタ１２４は、垂直
変倍回路６２の入力データ又は、ラインメモリ１１０の
出力データを選択し、その選択出力が、ラインメモリ１
１２及び線形補間回路１２６に印加される。これによ
り、ラインメモリ１１０，１１２の同じアドレスに記憶
されるデータＰ_{ｉ，ｕ＋１}，Ｐ_ｉ，ｕが、同時に読み出
されて線形補間回路１２６に印加される。この読み出し
の直後にラインメモリ１１２に次の入力データＰ
_{ｉ，ｕ＋２}が書き込まれる。

【００２８】ラインメモリ１１０，１１２の容量Ｈｂと
パラメータＡ，Ｂ，Ｄの間には、Ｈｂ＝Ａ×（Ｄ−１）＋Ｂの関係がある。

【００２９】線形補間回路１２６は、線形補間回路９４
と類似する機能又は構成からなる。但し、垂直変倍回路
６２は、ライン単位で処理を行うので、カウンタの更新
はライン単位になる。位相記憶回路１２８は、垂直走査
の不連続点における線形補間回路１２６の状態を位相情
報として記憶する。

【００３０】図７は、アドレス発生回路１２２の動作フ
ローチャートである。ライン数レジスタ１１４の設定値
をＬ、ピクセル数レジスタ１１６の設定値をＡ、ピクセ
ル数レジスタ１１８の設定値をＢ、分割数レジスタの設
定値をＤとする。ｈはピクセルカウンタ、ｃはラインカ
ウンタ、ｄは分割ブロック数カウンタ、ｉはアドレス出
力カウンタである。

【００３１】ＨにＡをセットし、ｈ，ｄ，ｃを０で初期
化し、位相記憶回路１２８から線形補間回路１２６に初
期位相情報をロードする（Ｓ１１）。下記式に従い、
ｈ，Ａ，ｄからｉを算出する（Ｓ１２）。即ち、ｉ＝ｈ＋Ａ・ｄそして、ｈをインクリメントし（Ｓ１３）、ｈ＝Ｈにな
るまで、Ｓ１２，Ｓ１３を繰り返す（Ｓ１４）。

【００３２】ｈ＝Ｈになると（Ｓ１４）、アドレス発生
回路１２２は、ピクセルカウンタｈをリセットし、ライ
ンカウンタｃをインクリメントし、線形補間回路１２６
にＨＲＳＴを発行する（Ｓ１５）。ラインカウンタｃが
設定値Ｌと等しくなるまで、Ｓ１２〜Ｓ１５を繰り返す
（Ｓ１６）。ｃ＝Ｌになると、１分割ブロックの終了と
なる。

【００３３】ｃ＝Ｌになると（Ｓ１６）、ラインカウン
タｃをリセットし、ブロックカウンタｄをインクリメン
トし、位相記憶回路１２８から線形補間回路１２６へ位
相情報がロードされる（Ｓ１７）。

【００３４】ブロックカウンタｄがＤ−１及びＤのどち
らとも等しくない場合には（Ｓ１８）、そのままＳ１２
以降を繰り返す。ブロックカウンタｄがＤ−１と等しい
場合（Ｓ１８）、ＨにＢをセットして、Ｓ１２に戻る
（Ｓ１９）。これにより、最後のブロックでは１ライン
のピクセル数はＢとなる。ｄがＤと等しい場合（Ｓ１
８）、ブロック数ｄをリセットし、線形補間回路１２６
の位相情報が位相記憶回路１２８にストアされて、Ｓ１
２に戻る（Ｓ２０）。ストアされた位相情報は、次回
に、線形補間回路１２６にロードされる。

【００３５】図８は、垂直縮小動作のフローチャートを
示す。ｕが入力画素カウンタ、ｖが出力画素カウンタと
なっているのが、図５とは異なる。ｉはバッファメモリ
６４のアドレスであって水平方向の画素位置を示す。ア
ドレスｉは、アドレス発生回路１２２によって管理さ
れ、図７のＳ１２に示すように、ｉ＝ｈ＋Ａ×ｄで与えられる。

【００３６】また、アドレス発生回路１２２から出力さ
れるＨＲＳＴによってラインの終了を判定しており（Ｓ
２４）、ライン終了までの１ライン分の線形補間処理を
連続して行っている。この他は、図５と同様に動作す
る。

【００３７】位相記憶回路１２８のロード／ストアは、
アドレス発生回路１２２によって制御される。ロード時
には、ｕ，ｖ，ｋが位相情報として位相記憶回路１２８
から線形補間回路１２６にロードされ、ストア時には逆
にｕ，ｖ，ｋが位相情報として線形補間回路１２６から
位相記憶回路１２８にストアされる。

【００３８】図９はＤＭＡ制御回路３４の動作概念図で
ある。ＤＭＡ制御回路３４は、ＤＲＡＭ２０の記憶領域
を２次元平面とみなした時に、ＤＲＡＭ２０上の矩形領
域からデータを読み出す。図９において、Ｐ１，Ｐ２，
Ｐ３，Ｐ４，Ｐ５，Ｐ６はアドレスを、Ｎはデータ転送
する矩形領域のライン数を、Ｍは１ラインのピクセル数
（ワード数）をそれぞれ示す。また、破線で示す距離Ｊ
は全て等しい。。従って、矩形領域のＤＭＡは、左端の
ポインタから始まるＭワードのＤＭＡをＮ回繰り返すこ
とによって実現できる。

【００３９】図１０は２次元ＤＭＡ転送の動作フローチ
ャートを示す。Ｐ１，Ｍ，Ｎ，Ｊは図９に示すパラメー
タ値に対応し、２次元ＤＭＡ制御回路３４内のレジスタ
にセットされる。カウンタｈ，ｃをリセットし（Ｓ３
１）、ｈ，ｃからアドレスａを算出する（Ｓ３２）。ア
ドレスａにデータを書き込み（Ｓ３３）、カウンタｈを
インクリメントする（Ｓ３４）。ｈ＝Ｍ、すなわち、ラ
インの終了に到達するまで（Ｓ３５）、Ｓ３２〜Ｓ３４
を繰り返す。これにより、１ライン分の線形補間処理を
連続して実行する。１ラインの処理を終了すると（Ｓ３
５）、ｈをリセットし、ｃをインクリメントする（Ｓ３
６）。ｃ＝Ｎ、即ち、全ラインの転送を終了するまで
（Ｓ３７）、Ｓ３２〜Ｓ３６を繰り返す。

【００４０】次に、撮影画像の圧縮記録及び再生動作を
具体的に説明する。画像サイズの縦横比が４：３、水平
２０４８ピクセル、垂直１５３６ピクセルで、Ｙ：Ｕ：
Ｖ＝４：２：２の画像データを、変倍回路３０で１０２
４×７６８ピクセルに縮小し、変倍回路３２で７５２×
４８５ピクセルに縮小する場合を想定する。

【００４１】１０２４×７６８ピクセルに縮小する場
合、バッファメモリ３８の水平方向の容量Ｈａ＝３２
０、変倍回路３０の垂直変倍用バッファメモリ６４の水
平方向の容量Ｈｂ＝１０２４とするとき、変倍回路３０
では、水平方向の縮小率が、１０２４／２０４８＝１／２となり、垂直方向の縮小率が、７６８／１５３６＝１／２となる。従って、水平変倍回路６０のＩｈ，Ｋｈは、Ｉｈ＝ｉｎｔ（２／１）＝２Ｋｈ＝２／１−２＝０となり、垂直変倍回路６２のＩｖ，Ｋｖは、Ｉｖ＝ｉｎｔ（２／１）＝２Ｋｖ＝２／１−２＝０となる。

【００４２】７５２×４８５に縮小する場合で、変倍回
路３２の垂直変倍用バッファメモリ６４の水平方向の容
量Ｈｂ＝７５２とするとき、変倍回路３２では、水平方
向の縮小率が、７５２／２０４８＝４７／１２８となり、垂直方向の縮小率が、４８５／１５３６〜７／２２となる。従って、水平変倍回路６０のＩｈ，Ｋｈは、Ｉｈ＝ｉｎｔ（１２８／４７）＝２Ｋｈ＝１２８／４７−２＝３４／４７となり、垂直変倍回路６２のＩｖ，Ｋｖは、Ｉｖ＝ｉｎｔ（２２／７）＝３Ｋｖ＝２２／７−３＝１／７となる。

【００４３】ラスタ／ブロック変換回路３６の水平方向
の処理単位Ｈａ’を２５６に設定する。これは、２５６
が、変倍回路３０の水平縮小率１／２の分母２、変倍回
路３２の水平縮小率４７／１２８の分母１２８、及びＪ
ＰＥＧデータのＭＣＵ（ＭｉｎｉｍｕｍＣｏｄｅｄ
Ｕｎｉｔ）の水平方向のピクセル数１６（Ｙ：Ｕ：Ｖ＝
４：２：２の場合）の最小公倍数であり、且つ、Ｈａ以
内の最大値だからである。ライン数レジスタ１１４に
は、ＪＰＥＧデータのＭＣＵの垂直方向のピクセル数で
ある８（Ｙ：Ｕ：Ｖ＝４：２：２の場合）に設定する。

【００４４】変倍回路３０のピクセル数レジスタ１１
６，１１８に２５６に設定する。これは、ラスタ／ブロ
ック変換回路３６の水平方向の処理単位Ｈａ’に等し
く、水平縮小後に５１２ピクセルが２５６ピクセルにな
ることを意味する。分割数レジスタ１２０に４を設定す
る。これは、元画像の水平サイズ１０２４をＨａ’で除
算し、切り上げした値である。位相記憶回路１２８の初
期位相情報ｕ，ｖ，ｋを全て０にリセットする。

【００４５】同様に、変倍回路３２のピクセル数レジス
タ１１６，１１８に１８８を設定する。これは、変倍回
路３０の水平方向の入力処理単位５１２ピクセルが１８
８ピクセルになることを意味する。分割数レジスタ１２
０に４を設定する。これは、変倍回路３０の分割数レジ
スタ１２０の設定値と同じである。変倍回路３０と同様
に、位相記憶回路１２８の初期位相情報ｕ，ｖ，ｋを全
て０にリセットする。２次元ＤＭＡ制御回路３４の設定
レジスタＭに変倍回路３０のピクセル数レジスタ１１６
の設定値の２倍の５１２を設定し、Ｎには１６を設定す
る。２次元ＤＭＡ制御回路４４の設定レジスタＭには変
倍回路３２のピクセル数レジスタ１１６の設定値と同じ
１８８を設定し、Ｎには５を設定する。但し、Ｎは、処
理の進行に合わせて５又は６に再設定される。それは、
垂直縮小率７／２２に垂直処理単位１６を乗算すると、
５．１程度になり、これは１６ライン入力に対して５ラ
イン又は６ラインを出力されることを意味するからであ
る。

【００４６】スタートポインタＰ１は、図１１のＰｂに
設定され、オフセットＪは適宜に設定される。以上の初
期設定での動作を図１１を参照して説明する。

【００４７】ＣＰＵ１０は先ず、撮像データ用のメモリ
領域、ＪＰＥＧデータ用のメモリ領域、及び再生縮小デ
ータ用のメモリ領域をＤＲＡＭ２０上に確保する。撮像
素子２４で撮像された画像は、Ａ／Ｄ変換器２６及びＤ
ＭＡ制御回路２８を介してＤＲＡＭ２０上のアドレスＰ
ａ以降に順次、書き込まれる。

【００４８】２次元ＤＭＡ制御回路３４は、５１２×１
６ピクセルの矩形画像データをアドレスＰａを左上の角
とする５１２×１６の矩形領域から読み出し、変倍回路
３０，３２に転送する。これで、１分割矩形領域の処理
が終了する。次の矩形領域のデータを転送するため、２
次元ＤＭＡ制御回路３４は、そのスタートポインタＰ１
を図１１のＰｂに再設定する。Ｍ，Ｎ，Ｊは変更の必要
はない。Ｐｂは、Ｐａ＋Ｍによって２次元ＤＭＡ制御回
路３４自身で再設定することもできる。

【００４９】変倍回路３０では、スイッチ６６，６８，
７０は全てＡに接続する。従って、ＤＭＡ制御回路３４
からの５１２×１６の矩形画像データは、先ず、水平変
倍回路６０に順次入力され、水平方向で縮小処理され
る。１ラインは、５１２×１／２＝２５６ピクセルに縮
小され、水平変倍回路６０は、２５６ピクセル×１６ラ
インの画像データを出力する。水平変倍回路６０の出力
は垂直変倍回路６２に入力し、垂直変倍回路６２は、図
７及び図８に示すフローチャートに従って入力画像を垂
直方向に縮小する。Ａ及びＢは２５６に設定され、Ｌは
１６、Ｄは４にそれぞれ設定されているので、アドレス
発生回路１２２は、２５６×１６の矩形画像データに対
して０から２５５の繰り返しを１６回、行って垂直方向
に縮小し、２５６×８の矩形画像データをラスタ／ブロ
ック変換回路３６へ出力する。

【００５０】ラスタ／ブロック変換回路３６は、Ｈａ’
×８ワード単位でラスタデータをブロックデータに変換
する。Ｈａ’＝２５６であるから１６ＭＣＵ分のデータ
が入力すると、順次、ブロックスキャンデータに変換し
て出力する。１６ＭＣＵ分のブロックスキャンデータ
は、２５６×８ワード、即ち、１ラインが２５６ピクセ
ルで、８ラインのデータとなる。ブロックスキャンに変
換されたデータは、圧縮回路４０に入力する。圧縮回路
４０は、回路３６からのデータを順次、ＪＰＥＧ圧縮し
てＤＭＡ制御回路４２に出力する。ＤＭＡ制御回路４２
は、圧縮回路４０からのＪＰＥＧデータをＤＲＡＭ２０
上の、ＪＰＥＧデータ用のメモリ領域（ポインタＰｄ）
に転送する。

【００５１】ＣＰＵ１０は、ＤＲＡＭ２０上のポインタ
ＰｄからＪＰＥＧデータを読み出し記録媒体１６にＪＰ
ＥＧファイルとして書き込む。

【００５２】変倍回路３２には、変倍回路３０と同じ
く、５１２×１６の矩形画像データが入力する。変倍回
路３２では、スイッチ６６，６８，７０は全てＡに接続
する。５１２×１６の矩形画像データは、先ず水平変倍
回路６０に順次入力され、水平方向に縮小処理される。
ここで、１ラインは５１２×４７／１２８＝１８８ピク
セルに縮小される。水平変倍回路６０は、１８８ピクセ
ル×１６ラインの画像データを垂直変倍回路６２に供給
する。垂直変倍回路６２は、図７及び図８に示すフロー
チャートに従って入力データを垂直方向に縮小する。Ａ
及びＢは１８８に設定され、Ｌは１６、Ｄは４にそれぞ
れ設定されているので、アドレス発生回路１２２は、１
８８×１６の矩形画像データに対して０から１８７の繰
り返しを１６回、行って垂直方向に縮小し、１８８×５
の矩形画像データをラスタスキャンで順次、出力する。

【００５３】２次元ＤＭＡ制御回路４４は、変倍回路３
２から出力される１８８×５の矩形画像データを、ＤＲ
ＡＭ２０上のポインタＰｅを左上の角とする１８８×５
の矩形領域に転送する。これで、１分割矩形領域の処理
が終了する。

【００５４】次の矩形領域の処理を行うため、２次元Ｄ
ＭＡ制御回路４４は、そのスタートポインタＰ１を図１
１のＰｆに再設定する。Ｍ，Ｎ，Ｊは変更の必要はな
い。Ｐｆは、Ｐｂ＋Ｍによって２次元ＤＭＡ制御回路４
４自身で再設定することもできる。２回目の矩形処理で
は、１回目と同様に、ＤＭＡ制御回路３４から５１２ピ
クセル×１６ラインの矩形画像データが出力され、水平
変倍回路６０から１８８ピクセル×１６ラインの矩形画
像データが出力される。垂直変倍回路６２は、１８８か
ら３７５のアドレス発生を１６回繰り返して、１８８×
５の矩形画像データを出力する。２次元ＤＭＡ制御回路
４４は、変倍回路３２からの画像データを、ＤＲＡＭ２
０上のＰｆを左上の角とする１８８×５の矩形領域に転
送する。これで、２回目の処理が終了する。

【００５５】以後、同様にして、４回目の転送処理まで
終了すると、元画像で２０４８ピクセル×１６ライン、
縮小画像にして７５２×５ラインの処理が終了する。こ
のとき、位相情報ｕ＝１５、ｖ＝５、ｋ＝５／７が位相
記憶回路１２８にストアされ、次回の処理では、この位
相情報が最初に線形補間回路１２６ロードされて、垂直
縮小処理に使用される。バッファメモリ６４には、元画
像の１６ライン目が水平７５２ピクセルに縮小されて蓄
積されており、このデータが次回の垂直縮小処理に使用
される。

【００５６】次に、２次元ＤＭＡ制御回路４４のスター
トポインタＰ１を図１１のＰｇに設定し、Ｎを２に設定
する。Ｐｇは、Ｐｅ＋（Ｊ＋Ｍ）×Ｎによって２次元Ｄ
ＭＡ制御回路４４自身で再設定することもできる。５回
目の処理では、１回目と同様に、２次元ＤＭＡ制御回路
３４から５１２ピクセル×１６ラインの矩形画像データ
が出力され、水平変倍回路６０から１８８ピクセル×１
６ラインの矩形画像データが出力される。垂直変倍回路
６２は、０から１８７のアドレス発生を１６回繰り返し
て、１８８×５の矩形画像データを出力する。２次元Ｄ
ＭＡ制御回路４４は、変倍回路３２からの画像データ
を、ＤＲＡＭ２０上のＰｇを左上の角とする１８８×５
の矩形領域に転送する。これで、５回目の処理が終了す
る。

【００５７】以後、同様の処理を５０回、繰り返す。５
１回目の処理では、１回目と同様に２次元ＤＭＡ制御回
路３４から５１２ピクセル×１６ラインの矩形画像デー
タが出力され、水平変倍回路６０から１８８ピクセル×
１６ラインの矩形画像データが出力される。垂直変倍回
路６２は、０から１８７のアドレス発生を１６回繰り返
し１８８×５の矩形画像データを出力する。２次元ＤＭ
Ａ制御回路４４は、変倍回路３２からの画像データを、
ＤＲＡＭ２０上のＰｈを左上の角とする１８８×６の矩
形領域に転送する。これで、５１回目の処理が終了す
る。

【００５８】以後、５１回目の処理と同様の処理を５５
回目まで繰り返す。これにより、元画像で２０４８ピク
セル×１６ライン、縮小画像で７５２×６ラインの処理
が終了する。

【００５９】上述の５５回の処理を繰り返すことによっ
て、元画像を水平方向に４分割、垂直方向に９６分割し
て処理することができ、全再生縮小画像データとして７
５２ピクセル×４８９ラインの画像データを得ることが
できる。４８５〜４８９の４ラインは誤差であるので、
上下２ラインを削除するか、又は、下４ライン分の処理
を行わないことにして、調整すればよい。

【００６０】全再生縮小画像データが準備できたら、Ｄ
ＭＡ制御回路４８は、そのスタートポインタを図１１の
Ｐｅに、水平ピクセル数を７５２に、垂直ライン数を２
４３に、オフセットをＤＭＡ制御回路４４に設定したＪ
×２＋７５２にそれぞれ設定して、ＤＲＡＭ２０から再
生回路４６に１フィールド分の画像データを転送する。
再生回路４６は、入力した画像データを変調し、同期信
号を付加し、アナログ信号に変換して、所定形式のビデ
オ信号を生成し、画像表示装置５０に供給する。

【００６１】次のＴＶフィールドでは、ＤＭＡ制御回路
４８は、スタートポインタをＰｅの直下に設定すると共
に、垂直ライン数を２４２に再設定し、再生回路４６に
１フィールド分の画像データを転送する。以後、２フィ
ールドのＤＭＡ転送を繰り返す。

【００６２】以上の動作によって、２０４８ピクセル×
１５３６ラインの画像データに対して４：３縦横比のま
ま、フル画面のビデオ信号を生成し、画像再生すること
ができる。

【００６３】水平変倍回路６０による拡大処理を説明す
る。図１２は水平方向に４／３倍拡大する処理の概念図
を示す。図１２において、ラスタ／ブロック変換が矩形
領域Ａと矩形領域Ｂに分割されて行われる時、矩形領域
Ａ’と矩形領域Ｂ’はその拡大処理後の分割を示す。矩
形領域Ｂ’の三角で示された画素は、矩形領域Ａ及び矩
形領域Ｂの両方を参照しなければ補間できない。従っ
て、矩形領域Ａの白丸で示される画素の値とその時の補
間比率Ｋｈを、矩形領域Ｂを処理するときまで記憶して
おく必要がある。

【００６４】拡大の場合、図５に示すフローチャート
で、Ｉｈ＝０とすればよい。セレクタ８２を制御するこ
とで、図１２の白丸のデータをラッチ８４に順次蓄積す
る。最下位ラインの白丸のときのＫｈを位相記憶回路９
６にストアする。矩形領域Ｂの各ラインの先頭でＫｈを
線形補間回路９４にロードする。セレクタ９０でデータ
記憶回路８８側を選択し、セレクタ８６を適宜選択する
ことによって、白丸のデータを線形補間回路９４に供給
する。この状態で、線形補間回路９４は、水平拡大処理
を実行する。

【００６５】垂直変倍回路６２による拡大処理を説明す
る。拡大の場合、図８のフローチャートで、Ｉｖ＝０と
する。ライン数レジスタ１１４には、入力ライン数では
なく出力ライン数が設定される。セレクタ６１２４をＡ
に接続すると、垂直変倍回路６２の入力データはライン
メモリ１１０のみに書き込まれ、線形補間回路１２６に
は、ラインメモリ１１２から読み出されたデータだけが
入力される。ラインメモリ１１０，１１２は、ＨＲＳＴ
によってスワップされる。その他の動作は、垂直縮小処
理と同様である。

【００６６】図１３は、垂直方向に５／２倍に拡大する
処理の概念図を示す。例えば、出力の第２ライン及び第
３ラインはどちらも、入力の第１ライン及び第２ライン
から補間される。従って、垂直方向に拡大してラスタ出
力するためには、入力のラインバッファを２ライン分設
ける必要がある。アドレス発生回路１２２はそのような
時、第３入力ラインのバッファメモリ１１０への書き込
みをデイセーブルし、２つのラインメモリ１１０，１１
２からの読み出しのみを行う。従って、図１３の場合、
アドレスのスキャンを６回繰り返すことにより、垂直拡
大処理を実現することができる。

【００６７】変倍回路６０，６２の前段にＬＰＦ（ロー
パスフィルタ）を配置することによって、エイリアスの
少ない、良好な縮小拡大画像を得ることができる。

【００６８】図１４は、水平変倍回路６０の前段に挿入
する水平ＬＰＦ回路の概略構成ブロック図を示す。１３
０は水平ＬＰＦ回路の入力データＰを記憶するデータ記
憶回路、１３２は、入力データＰ又はデータ記憶回路１
３０の出力データを選択するスイッチ、１３４はスイッ
チ１３２からのデータを記憶するフリップフロップ、１
３６はフリップフロップ１３４の出力を記憶するデータ
記憶回路、１３８はフリップフロップ１３４の出力デー
タ又はデータ記憶回路１３６の出力データを選択するス
イッチ、１４０はスイッチ１３８の出力データを記憶す
るフリップフロップ、１４２は、係数αを発生するレジ
スタ、１４４はフリップフロップ１３４の出力データに
係数αを乗算する乗算器、１４６は入力データＰにフリ
ップフロップ１４０の出力データを加算する加算器、１
４８は係数βを発生するレジスタ、１５０は加算器１４
６の出力に係数βを乗算する乗算器、１５２は乗算器１
４４，１５０の出力を加算する加算器である。加算器１
５２の出力が、本回路の出力Ｑ_ｉになる。

【００６９】フリップフロップ１３４，１４０は、１画
素分の水平遅延回路として機能する。データ記憶回路１
３６は、データ記憶回路８８と同様に、分割矩形領域の
境界において右端の８つのデータを記憶し、データ記憶
回路１３０は右端の１つ手前の８つのデータを記憶す
る。そして、データ記憶回路１３０，１３２は、右とな
りの矩形領域の処理を行う時に各ラインの最初にそれぞ
れスイッチ１３２，１３８に記憶データを読み出す。

【００７０】レジスタ１４２，１４８の発生する係数
α，βが、水平フィルタ特性を決定する。α，βによっ
て、フィルタ係数［１２１］，［１１１］及び［１０
１］等のフィルタ特性を実現できる。レジスタ１４２，
１４８及び乗算器１４４，１５０からなる部分は、シフ
ト加算等の組み合わせでも実現できる。

【００７１】例えば、α＝０．５、β＝０．２５とする
と、出力Ｑ_ｉは、Ｑ_ｉ＝０．２５×Ｐ_ｉ−１＋０．５×Ｐ_ｉ＋０．２５×
Ｐ_ｉ＋１となり、フィルタ係数［１／４，１／２，１／４］のフ
ィルタとなる。

【００７２】データ記憶回路１３０，１３６及びスイッ
チ１３２，１３８により、分割矩形領域の境界でも出力
が不連続にならずに、入力を帯域制限できる。

【００７３】図１５は、水平変倍回路６２の前段に挿入
される垂直ＬＰＦ回路の概略構成ブロック図を示す。１
６０，１６２はラインメモリ、１６４はラインメモリ１
６０，１６２のアドレスを発生するアドレス発生回路、
１６６はライン数Ｌを保持するライン数レジスタ、１６
８はピクセル数Ａを保持するピクセル数レジスタ、１７
０はピクセル数Ｂを保持するピクセル数レジスタであ
る。ラインメモリ１６０，１６２は、アドレス発生回路
１６４のアドレス制御下で、１ライン分の遅延回路とし
て機能する。

【００７４】１７２は係数αを発生するレジスタ、１７
４はラインメモリ１６０又は同１６２からのデータＰ
_ｉ，ｕに係数αを乗算する乗算器、１７６は、入力デー
タＰ_ｉ _，ｕ＋１にラインメモリ１６０又は１６２からの
Ｐ_{ｉ，ｕ−１}を加算する加算器、１７８は係数βを発生
するレジスタ、１８０は加算器１７６の出力に係数βを
乗算する乗算器、１８２は乗算器１７４，１８０の出力
を加算する加算器である。加算器１８２の出力が本回路
の出力になる。

【００７５】α，βの値によって、フィルタ係数［１２
１］、［１１１］及び［１０１］等の垂直フィルタを実
現できる。レジスタ１７２，１７８及び乗算器１７４，
１８０からなる部分は、シフト加算等の組み合わせでも
実現できる。

【００７６】ラインメモリ１６０，１６２はそれぞれ、
水平Ｈｂピクセルの１ライン分の容量を具備する。例え
ば、アドレス発生回路１６４の発生するアドレスに従
い、ラインメモリ１６０からデータＰ_{ｉ，ｕ−１}が読み
出されると同時に、ラインメモリ１６２からデータＰ
_ｉ，ｕが読み出され、ラインメモリ１６０の同じアドレ
スに入力データＰ_{ｉ，ｕ＋１}が書き込まれる。

【００７７】例えば、α＝０．５、β＝０．２５とする
と、出力は、０．２５×Ｐ_{ｉ，ｕ−１}＋０．５×Ｐ_ｉ，ｕ＋０．２５
×Ｐ_{ｉ，ｕ＋１} となり、フィルタ係数［１／４，１／２，１／４］のフ
ィルタとなる。

【００７８】図６の場合と同様に、アドレス発生回路１
６４がＨＲＳＴを発生すると、ラインメモリ１６０，１
６２は書き込みと読み出しが切り換えられる。これによ
り、次のラインに対しても同様のデータフローで同一係
数のフィルタ処理を行うことができる。

【００７９】補間方法として線形補間を用いた実施例を
説明したが、キュービック補間法を用いてもよい。

【００８０】変倍回路３２から出力される矩形画像デー
タをＤＲＡＭ２０に書き込むとき、２次元ＤＭＡ制御回
路４４のスタートポインタＰ１を図１１のＰｅとした
が、縮小処理を行う場合には、２次元ＤＭＡ制御回路４
４のスタートポインタＰ１を撮像データ用記憶領域のＰ
ａに設定しても良い。

【００８１】図１６は、本発明の第２実施例の概略構成
ブロック図を示す。２１０は全体を制御するＣＰＵ、２
１２はＣＰＵ２１０をシステムバス２１４に接続するイ
ンターフェース、２１６はメモリカード等の記録媒体、
２１８は記録媒体２１６をバス２１４に接続するインタ
ーフェース、２２０は画像データ及びプログラム等を記
憶するＤＲＡＭ、２２２は、システムのシーケンシャル
制御及びバス調停制御等を司るシステム制御回路、２２
４は撮像素子、２２６は撮像素子２２４のアナログ出力
をディジタル信号に変換するＡ／Ｄ変換器、２２８は、
Ｄ／Ａ変換器２２６の出力データをＤＲＡＭ２２０にＤ
ＭＡ転送するＤＭＡ制御回路である。

【００８２】２３０はＤＲＡＭ２２０上のデータをＤＭ
Ａ転送で読み出すＤＭＡ制御回路、２３２は、ＤＭＡ制
御回路２３０により二次元ＤＭＡ転送された画像データ
を、線形補間等によって水平及び垂直方向に変倍する変
倍回路である。変倍回路２３２は、変倍回路３０と全く
同じ構成からなる。２３４は、変倍回路２３２によって
変倍されたラスタスキャン画像データをブロックスキャ
ン画像データに変換するラスタ／ブロック変換回路、２
３６はラスタ／ブロック変換回路２３４の作業用のバッ
ファメモリである。バッファメモリ２３６は、Ｈａ×８
ワードの容量を持ち、従って、ラスタ／ブロック変換回
路２３４は、水平ピクセルＨａまでのラスタデータを一
度にブロックスキャンデータに変換できる。

【００８３】２３８はラスタ／ブロック変換回路２３４
から出力されるブロックスキャン画像データをＪＰＥＧ
方式で圧縮する圧縮回路、２４０は、変倍回路２３２の
出力データ又は圧縮回路４０の出力データを選択するセ
レクタ、２４２は、セレクタ２４０の出力データをＤＲ
ＡＭ２２０にＤＭＡ転送するＤＭＡ制御回路である。

【００８４】２４４はＤＭＡ制御回路２３０によりＤＲ
ＡＭ２２０からＤＭＡ転送されたＪＰＥＧデータを伸長
する伸長回路、２４６は、伸長回路２４４によって復元
されたブロックスキャン画像データをラスタスキャン画
像データに変換するブロック／ラスタ変換回路、２４８
はブロック／ラスタ変換回路２４６の作業用のバッファ
メモリである。バッファメモリ２４８はＨａ×８ワード
の容量を持ち、従って、ブロック／ラスタ変換回路２４
６は、水平ピクセルＨａまでのブロックデータを一度に
ラスタスキャンデータに変換できる。

【００８５】２５０はブロック／ラスタ変換回路２４６
の出力画像データ又はＤＭＡ制御回路２３０によりＤＲ
ＡＭ２２０からＤＭＡ転送される画像データを選択する
セレクタ、２５２は、セレクタ２５０の出力画像データ
を変倍する変倍回路である。変倍回路２５２は変倍回路
３２と全く同じ機能を具備する。２５４は、変倍回路２
５２によって変倍された画像データをＤＲＡＭ２２０に
二次元的にＤＭＡ転送するＤＭＡ制御回路である。ＤＭ
Ａ制御回路２５４は、ＤＭＡ制御回路４４と同様に動作
する。

【００８６】２５６は、画像データに変調、同期信号の
付加及びＤ／Ａ変換等の処理を施してビデオ信号を生成
する再生回路、２５８は、ＤＲＡＭ２２０の画像データ
を再生回路２５６に二次元ＤＭＡ転送するＤＭＡ制御回
路、２６０は再生回路２５６から出力されるビデオ信号
を画像表示する画像表示装置である。画像表示装置は、
例えば、液晶表示パネルからなる。

【００８７】図１６に示す第２実施例の圧縮記録及び再
生動作を具体的に説明する。画像サイズの縦横比が４：
３、水平２０４８ピクセル、垂直１５３６ピクセルで、
Ｙ：Ｕ：Ｖ＝４：２：２の画像データを変倍回路２３４
で１０２４×７６８ピクセルに縮小すると共に、変倍回
路２５２で７５２×４８５ピクセルに縮小し、変倍回路
２３２で縮小した１０２４×７６８ピクセルの画像デー
タをＪＰＥＧ圧縮ファイルにする場合を想定する。バッ
ファメモリ２３６の水平方向の容量Ｈａ＝３２０、変倍
回路２３２の垂直変倍用バッファメモリ（図２のバッフ
ァメモリ６４に対応する。）の容量Ｈｂ＝１０２４、変
倍回路２５２の垂直変倍用バッファメモリ（図２のバッ
ファメモリ６４に対応する。）の容量Ｈｂ＝７６８とし
たとする。

【００８８】セレクタ２４０が圧縮回路２３８のＪＰＥ
Ｇデータ出力を選択し、セレクタ２５０がＤＭＡ制御回
路２３０の出力を選択し、変倍回路２３２の水平垂直変
倍率を１／２に、変倍回路２５２の水平変倍率を４７／
１２８、垂直変倍率を７／２２にそれぞれ設定する。

【００８９】撮像素子２２４による撮影画像データは、
第１実施例と同様にＤＲＡＭ２２０に転送される。ＤＭ
Ａ制御回路２３０が、ＤＲＡＭ２２０上の撮像データは
変倍回路２３２、及びセレクタ２５０を介して変倍回路
２５２に二次元ＤＭＡ転送する。以後の動作は、第１実
施例と同様であり、１０２４×７６８ピクセルの画像を
圧縮したＪＰＥＧデータを記録媒体２１６に記録し、７
５２×４８５ピクセルのフル画面のビデオ信号を画像表
示できる。

【００９０】図１７を参照して、伸長再生動作を説明す
る。図１７は、第２実施例の伸長再生動作の概念を示す
図である。ＪＰＥＧ圧縮ファイルの元画像サイズの縦横
比が４：３、水平２０４８ピクセル、垂直１５３６ピク
セル、Ｙ：Ｕ：Ｖ＝４：２：２の画像データを、７５２
×４８５ピクセルに縮小する場合であって、バッファメ
モリ２４８の水平方向の容量Ｈａ＝３２０、変倍回路２
５２の垂直変倍用バッファメモリ（図２のバッファメモ
リ６４に対応する。）の容量Ｈｂ＝７５２であるとす
る。

【００９１】ブロック／ラスタ変換回路２４６の水平方
向の処理単位Ｈａ’を２５６に、変倍回路２５２の水平
変倍率を４７／１２８、垂直変倍率を７／２２にそれぞ
れ設定し、セレクタ２５０にブロック／ラスタ変換回路
２４６の出力を選択させたとする。

【００９２】ＣＰＵ２１０はＤＲＡＭ２２０上にＪＰＥ
Ｇデータ用のメモリ領域と再生縮小データ用の領域を確
保する。記録媒体２１６に蓄積されているＪＰＥＧファ
イルを読み出し、ＤＲＡＭ２２０上のポインタＰａから
順に書き込むことによって、ＪＰＥＧデータ領域にその
ＪＰＥＧファイルを転送する。ＤＭＡ制御回路２３０
は、ポインタＰａから順次、ＪＰＥＧデータを読み出
し、伸長回路２４４に供給する。伸長回路２４４は、Ｄ
ＭＡ制御回路２３０からのデータを順次、伸長し、これ
により復元された画像データをブロック・スキャンでブ
ロック／ラスタ変換回路２４６に供給する。ブロック／
ラスタ変換回路２４６は、２５６×８ワード単位でブロ
ックスキャンデータをラスタ・スキャンに変換し、その
変換結果は、２５６ピクセル×８ラインの矩形領域のラ
スタスキャン画像データとしてセレクタ２５０を介して
変倍回路２５２に供給される。

【００９３】変倍回路２５２は、水平２５６ピクセルを
４７／１２８に縮小して９４ピクセルにすると共に、垂
直８ラインを７／２２に縮小して３（又は２）ラインに
する。９４ピクセル×３（又は２）ラインの縮小画像デ
ータがＤＭＡ制御回路２５４に供給される。ＤＭＡ制御
回路２５４は、９４ピクセル×３（又は２）ラインの縮
小画像データをＤＲＡＭ２２０の再生縮小データ用の領
域に２次元ＤＭＡ転送する。

【００９４】１画面内の全伸長縮小処理が終了すると、
７５２×４８９の再生縮小データが得られる。垂直方向
の誤差４ラインは、上下２ラインを削除するか、又は下
４ライン分の処理を行わない等の方法で調整される。

【００９５】ＤＭＡ制御回路２５８は、ＤＲＡＭ２２０
のポインタＰｂからＴＶフィールド毎に順次、画像デー
タを２次元ＤＭＡ転送方式で読み出し、再生回路２５６
に供給する。再生回路２５６は、入力画像データに変
調、同期信号の付加、及びＤ／Ａ変換等の処理を施して
ビデオ信号を生成し、生成されたビデオ信号が画像表示
装置２６０に印加され、画像表示される。

【００９６】以上の動作によって、２０４８ピクセル×
１５３６ラインのＪＰＥＧ伸長データから縦横比４：３
のままフル画面のビデオ信号を生成し、再生表示するこ
とができる。

【００９７】縮小の場合を説明したが、変倍回路２５２
で拡大処理を行うことも可能である。変倍回路２３２と
変倍回路２５２に、それぞれ異なる倍率で同じ又は異な
る画像の拡大を同時に実行させてもよい。

【００９８】変倍回路２３２，２５２の入力段にＬＰＦ
を挿入することで、エイリアスの少ない良好な画像を得
ることができる。補間方法は、線形補間以外にキュービ
ック補間法でもよい。

【００９９】図１８は、本発明の第３実施例の概略構成
ブロック図を示す。３１０は全体を制御するＣＰＵ、３
１２はＣＰＵ３１０をシステムバス３１４に接続するイ
ンターフェース、３１６はメモリカード等の記録媒体、
３１８は記録媒体３１６をバス３１４に接続するインタ
ーフェース、３２０は画像データ及びプログラム等を記
憶するＤＲＡＭ、３２２は、システムのシーケンシャル
制御及びバス調停制御等を司るシステム制御回路、３２
４は撮像素子、３２６は撮像素子３２４のアナログ出力
をディジタル信号に変換するＡ／Ｄ変換器、３２８は、
Ｄ／Ａ変換器３２６の出力データをＤＲＡＭ３２０にＤ
ＭＡ転送するＤＭＡ制御回路である。

【０１００】３３０，３３２はＤＲＡＭ３２０上のデー
タをＤＭＡ転送で読み出すＤＭＡ制御回路、３３４はＤ
ＭＡ制御回路３３２によりＤＲＡＭ３２０からＤＭＡ転
送されたＪＰＥＧデータを伸長する伸長回路、３３６
は、伸長回路３３４によって復元されたブロックスキャ
ン画像データをラスタスキャン画像データに変換するブ
ロック／ラスタ変換回路、３３８はブロック／ラスタ変
換回路３３６の作業用のバッファメモリである。バッフ
ァメモリ３３８はＨａ×８ワードの容量を持ち、従っ
て、ブロック／ラスタ変換回路３３６は、水平ピクセル
Ｈａまでのブロックデータを一度にラスタスキャンデー
タに変換できる。

【０１０１】３４０，３４２は、ＤＭＡ制御回路３３０
の出力（Ａ）、ＤＭＡ制御回路３３２の出力（Ｂ）又は
ブロック／ラスタ版権回路３３６の出力（Ｃ）を選択す
るセレクタ、３４４，３４６はそれぞれセレクタ３４
０，３４２の出力を変倍する変倍回路である。変倍回路
３４４，３４６は、変倍回路３０と全く構成からなる。
３４８は変倍回路３４４，３４６の出力を選択するセレ
クタである。

【０１０２】３５０は、セレクタ３５０により選択され
たラスタスキャン画像データをブロックスキャン画像デ
ータに変換するラスタ／ブロック変換回路、３５２はラ
スタ／ブロック変換回路３５０の作業用のバッファメモ
リである。バッファメモリ３５０は、Ｈａ×８ワードの
容量を持ち、従って、ラスタ／ブロック変換回路３５０
は、水平ピクセルＨａまでのラスタデータを一度にブロ
ックスキャンデータに変換できる。３５４はラスタ／ブ
ロック変換回路３５０から出力されるブロックスキャン
画像データをＪＰＥＧ方式で圧縮する圧縮回路である。

【０１０３】３５６，３５８は、変倍回路３４４の出力
（Ａ）、変倍回路３４６の出力（Ｂ）又は圧縮回路３５
４の出力（Ｃ）を選択するセレクタ、３６０，３６２は
それぞれ、セレクタ３５６，３５８の出力データをＤＲ
ＡＭ３２０に二次元ＤＭＡ転送するＤＭＡ制御回路であ
る。ＤＭＡ制御回路３６０，３６２は、ＤＭＡ制御回路
２５４と同様に動作する。

【０１０４】３６４は、画像データに変調、同期信号の
付加及びＤ／Ａ変換等の処理を施してビデオ信号を生成
する再生回路、３６６は、ＤＲＡＭ３２０の画像データ
を再生回路３６４に二次元ＤＭＡ転送するＤＭＡ制御回
路、３６８は再生回路３６４から出力されるビデオ信号
を画像表示する画像表示装置である。画像表示装置は、
例えば、液晶表示パネルからなる。

【０１０５】図１８に示す実施例は、セレクタ３４０，
３４２，３４８，３５６，３５８が追加挿入されたこと
を除いて、図１６に示す実施例とほぼ同じ構成からな
る。

【０１０６】本実施例の圧縮記録及び再生動作を具体的
に説明する。画像サイズの縦横比が４：３、水平２０４
８ピクセル、垂直１５３６ピクセルで、Ｙ：Ｕ：Ｖ＝
４：２：２の画像データを変倍回路３４４で１０２４×
７６８ピクセルに縮小し、変倍回路３４６で７５２×４
８５ピクセルに縮小し、変倍回路３４４で縮小した１０
２４×７６８ピクセルの画像データをＪＰＥＧ圧縮ファ
イルにする場合であって、バッファメモリ３５２の水平
方向の容量Ｈａ＝３２０、変倍回路３４４の垂直変倍用
バッファメモリ（図２のバッファメモリ６４に対応す
る。）の容量Ｈｂ＝１０２４、変倍回路３４６の垂直変
倍用バッファメモリ（図２のバッファメモリ６４に対応
する。）の容量Ｈｂ＝７６８であるとする。

【０１０７】セレクタ３４０，３４２，３４８をＡに接
続し、セレクタ３５６をＣに接続し、セレクタ３５８を
Ｂに接続する。これにより、ＤＲＡＭ３２０、ＤＭＡ制
御回路３３０、第変倍回路３４４、ラスタ／ブロック変
換回路３５０、圧縮回路３５４、ＤＭＡ制御回路３６０
及びＤＲＡＭ３２０というようにデータが流れる第１の
処理の間に、ＤＭＡ制御回路３３０、変倍回路３４６、
ＤＭＡ制御回路３６２及びＤＲＡＭ３２０というように
データが流れる第２の処理が実行される。

【０１０８】セレクタ３４０，３４２，３４８，３５
６，３５８の上記接続状態では、図１８に示す実施例
は、図１に示す第１実施例と同じ回路配置になり、ＤＭ
Ａ制御回路３３０、変倍回路３４４，３４６、ラスタ／
ブロック変換回路３５０、圧縮回路３５４及びＤＭＡ制
御回路３６０，３６２はそれぞれ、第１実施例（図１）
のＤＭＡ制御回路３４、変倍回路３０，３２、ラスタ／
ブロック変換回路３６、圧縮回路４０及びＤＭＡ制御回
路４２，４４に対応する。

【０１０９】第１実施例と同様に設定し、変倍回路３４
４の水平垂直変倍率を１／２、変倍回路３４６の水平変
倍率を４７／１２８、垂直変倍率を７／２２に設定す
る。その後の動作は、第１実施例と同様に、ＤＲＡＭ３
２０上に撮像データを転送し、ＤＭＡ制御回路３３０が
その撮像データをＤＲＡＭ３２０から二次元ＤＭＡ転送
により、セレクタ３４０，３４２を介して変倍回路３４
４，３４６に供給する。以後の動作は、第１実施例と同
様である。

【０１１０】変倍回路３４４で水平垂直方向に１／２倍
に縮小された画像データは、セレクタ３４８及びラスタ
／ブロック変換回路３５０を介して圧縮回路３５４に印
加され、ここで圧縮され、ＤＭＡ制御回路３６０により
ＤＲＡＭ３２０に転送される。他方、変倍回路３４６で
水平方向に４７／１２８倍、垂直方向に７／２２倍で縮
小された画像データは、セレクタ回路３５８及びＤＭＡ
制御回路３６２を介してＤＲＡＭ３２０に転送される。

【０１１１】以後の動作は第１実施例と同様であり、１
０２４×７６８ピクセルの画像を圧縮したＪＰＥＧデー
タが記録媒体３１６に記録され、７５２×４８５ピクセ
ルのフル画面のビデオ信号が画像表示装置３６８に印加
されて再生表示される。

【０１１２】図１８に示す実施例の伸長再生動作を具体
的に説明する。ＪＰＥＧ圧縮ファイルの元画像サイズの
縦横比が４：３、水平２０４８ピクセル、垂直１５３６
ピクセル、Ｙ：Ｕ：Ｖ＝４：２：２の画像データを、７
５２×４８５ピクセルに縮小する場合であって、バッフ
ァメモリ３３８の水平方向の容量Ｈａ＝３２０、変倍回
路３４６の垂直変倍用バッファメモリ（図２のバッファ
メモリ６４に対応する。）の容量Ｈｂ＝７５２であると
する。

【０１１３】セレクタ３４２をＣに接続し、セレクタ３
５８をＢに接続する。これにより、データは、ＤＲＡＭ
３２０、ＤＭＡ制御回路３３２、伸長回路３３４、ブロ
ック／ラスタ変換回路３３６、変倍回路３４６、ＤＭＡ
制御回路３６２、及びＤＲＡＭ３２０というように流れ
る。このとき、第２実施例と同様の回路構成となり、Ｄ
ＭＡ制御回路３３２、伸長回路３３４、ブロック／ラス
タ変換回路３３６、変倍回路３４６及びＤＭＡ制御回路
３６２は、それぞれ、第２実施例のＤＭＡ制御回路２３
０、伸長回路２４４、ブロック／ラスタ変換回路２４
６、変倍回路２５２及びＤＭＡ制御回路２５４に対応す
る。

【０１１４】第２実施例の伸長再生動作と同様の設定を
行い、変倍回路３４６の水平変倍率を４７／１２８、垂
直変倍率を７／２２に設定する。その後の動作は、第２
実施例の伸長再生動作と同様である。すなわち、ＣＰＵ
３１０はＤＲＡＭ３２０上にＪＰＥＧデータ用のメモリ
領域と再生縮小データ用の領域を確保し、記録媒体３１
６からＪＰＥＧファイルを読み出してＤＲＡＭ３２０に
書き込む。ＤＭＡ制御回路３３２はＤＲＡＭ３２０から
ＪＰＥＧデータを読み出し、伸長回路３３４が、そのＪ
ＰＥＧデータを伸長する。伸長回路３３４の出力データ
は、ブロック／ラスタ変換回路３３６及びセレクタ３４
２を介して変倍回路３４６に印加される。変倍回路３４
６は、入力画像データを水平方向に４７／１２８倍、垂
直方向に７／２２倍に縮小する。変倍回路３４６の出力
データは、セレクタ３５８及びＤＭＡ制御回路３６２を
介してＤＲＡＭ３２０に転送される。

【０１１５】以後の動作は第２実施例の伸長再生動作と
同様である。全での伸長縮小処理が終了すると、７５２
×４８９の再生縮小データが得られる。垂直方向の誤差
４ラインは、上下２ラインを削除するか、又は下４ライ
ン分の処理を行わない等の方法で調整される。

【０１１６】ＤＭＡ制御回路３６６は、ＤＲＡＭ３２０
のポインタＰｂからＴＶフィールド毎に順次、画像デー
タを２次元ＤＭＡ転送方式で読み出し、再生回路３６４
に供給する。再生回路３６４は、入力画像データに変
調、同期信号の付加、及びＤ／Ａ変換等の処理を施して
ビデオ信号を生成し、生成されたビデオ信号が画像表示
装置３６８に印加され、画像表示される。

【０１１７】以上の動作によって、２０４８ピクセル×
１５３６ラインのＪＰＥＧ伸長データから縦横比４：３
のままフル画面のビデオ信号を生成し、再生表示するこ
とができる。

【０１１８】縮小の場合を説明したが、変倍回路３４６
で拡大処理を行うことも可能である。変倍回路３４４と
変倍回路３４６に、それぞれ異なる倍率で同じ又は異な
る画像の拡大を同時に実行させてもよい。

【０１１９】変倍回路３４４，３４６の入力段にＬＰＦ
を挿入することで、エイリアスの少ない良好な画像を得
ることができる。補間方法は、線形補間以外にキュービ
ック補間法でもよい。

【０１２０】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、画像を少量のメモリで高速に、変
倍、圧縮及び再生することができる。また任意の画像サ
イズのＪＰＥＧ圧縮データを少量のメモリで高速に、伸
長及び変倍して再生することができる。変倍回路を共用
することにより回路規模を削減できる。メモリアクセス
が減少するので、消費電力を低減できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の概略構成ブロック図で
ある。

【図２】変倍回路３０，３２の概略構成ブロック図で
ある。

【図３】水平変倍回路６０の概略構成ブロック図であ
る。

【図４】水平縮小処理の概念図である。

【図５】水平変倍処理の動作フローチャート図であ
る。

【図６】垂直変倍回路６２のブロック図である。

【図７】アドレス発生回路１２２の動作フローチャー
ト図である。

【図８】垂直変倍処理の動作フローチャート図であ
る。

【図９】２次元ＤＭＡデータ転送の概念図である。

【図１０】２次元ＤＭＡ転送の動作フローチャート図
である。

【図１１】画像データの全体的な転送動作を示す模式
図である。

【図１２】分割処理における水平拡大の概念図であ
る。

【図１３】分割処理における垂直拡大の概念図であ
る。

【図１４】水平ＬＰＦ回路の概略構成ブロック図であ
る。

【図１５】垂直ＬＰＦ回路の概略構成ブロックであ
る。

【図１６】本発明の第２実施例の概略構成ブロック図
である。

【図１７】第２実施例の動作概念図である。

【図１８】第３の実施例のブロック図である。

【符号の説明】

１０：ＣＰＵ１２：インターフェース１４：システムバス１６：記録媒体１８：インターフェース２０：ＤＲＡＭ２２：システム制御回路２４：撮像素子２６：Ａ／Ｄ変換器２８：ＤＭＡ制御回路３０，３２：変倍回路３４：ＤＭＡ制御回路３６：ラスタ／ブロック変換回路３８：バッファメモリ４０：圧縮回路４２：ＤＭＡ制御回路４４：ＤＭＡ制御回路４６：再生回路４８：ＤＭＡ制御回路５０：画像表示装置６０：水平変倍回路６２：垂直変倍回路６４：バッファメモリ６６，６８，７０：スイッチ８０：Ｄフリップフロップ８２：セレクタ８４：ラッチ８６：セレクタ８８：データ記憶回路９０：セレクタ９２：Ｄフリップフロップ９４：線形補間回路９６：位相記憶回路１１０，１１２：ラインメモリ１１４，１１６，１１８，１２０：レジスタ１２２：アドレス発生回路１２４：セレクタ１２６：線形補間回路１２８：位相記憶回路１３０：データ記憶回路１３２：スイッチ１３４：フリップフロップ１３６：データ記憶回路１３８：スイッチ１４０：フリップフロップ１４２：レジスタ１４４：乗算器１４６：加算器１４８：レジスタ１５０：乗算器１５２：加算器１６０，１６２：ラインメモリ１６４：アドレス発生回路１６６：ライン数レジスタ１６８：ピクセル数レジスタ１７０：ピクセル数レジスタ１７２：レジスタ１７４：乗算器１７６：加算器１７８：レジスタ１８０：乗算器１８２：加算器２１０：ＣＰＵ２１２：インターフェース２１４：システムバス２１６：記録媒体２１８：インターフェース２２０：ＤＲＡＭ２２２：システム制御回路２２４：撮像素子２２６：Ａ／Ｄ変換器２２８：ＤＭＡ制御回路２３０：ＤＭＡ制御回路２３２：変倍回路２３４：ラスタ／ブロック変換回路２３６：バッファメモリ２３８：圧縮回路２４０：セレクタ２４２：ＤＭＡ制御回路２４４：伸長回路２４６：ブロック／ラスタ変換回路２４８：バッファメモリ２５０：セレクタ２５２：変倍回路２５４：ＤＭＡ制御回路２５６：再生回路２５８：ＤＭＡ制御回路２６０：画像表示装置３１０：ＣＰＵ３１２：インターフェース３１４：システムバス３１６：記録媒体３１８：インターフェース３２０：ＤＲＡＭ３２２：システム制御回路３２４：撮像素子３２６：Ａ／Ｄ変換器３２８：ＤＭＡ制御回路３３０，３３２：ＤＭＡ制御回路３３４：伸長回路３３６：ブロック／ラスタ変換回路３３８：バッファメモリ３４０，３４２：セレクタ３４４，３４６：変倍回路３４８：セレクタ３５０：ラスタ／ブロック変換回路３５２：バッファメモリ３５４：圧縮回路３５６，３５８：セレクタ３６０，３６２：ＤＭＡ制御回路３６４：再生回路３６６：ＤＭＡ制御回路３６８：画像表示装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｎ 5/225 Ｇ０９Ｇ 5/00 ５５５Ａ５Ｃ０７６ 5/262 5/36 ５２０Ｅ５Ｃ０８２ 7/24 Ｈ０４Ｎ 7/13 Ｚ (72)発明者蓮覚寺秀行東京都大田区下丸子３丁目30番２号キヤノン株式会社内Ｆターム(参考） 5B047 AB02 BB06 CA23 EA01 EA05 EB17 5B057 BA02 CA08 CA12 CA16 CB08 CB12 CB16 CC01 CD06 CD07 CG01 CH11 CH14 5C022 AA13 AB36 AB66 AC00 AC75 5C023 AA02 BA02 DA04 EA14 EA17 5C059 KK08 KK38 LB05 LB15 MA00 SS15 TA06 TA72 TB09 TC24 TD17 UA37 5C076 AA21 AA22 BA03 BA05 BA08 BB04 BB06 CB02 CB04 5C082 AA00 AA27 BA12 BB15 BB25 BB44 CA32 DA26 DA51 MM02 MM04

Claims

【特許請求の範囲】

【請求項１】データを記憶するデータ記憶手段と、画像データを変倍する第１の変倍手段と、画像データを変倍する第２の変倍手段と、当該データ記憶手段からデータを当該第１及び第２の変
倍手段に二次元転送する第１の転送手段と、当該第１の変倍手段の出力画像を圧縮する画像圧縮手段
と、当該画像圧縮手段の出力を当該データ記憶手段へ順次、
転送する第２の転送手段と、当該第２の変倍手段の出力データを当該データ記憶手段
へ二次元転送する第３の転送手段とを具備することを特
徴とする画像処理装置。
【請求項２】画像を縮小するときには、前記第３の転
送手段による転送先は、当該第１の転送手段によって当
該データ記憶手段からデータを読み出された記憶領域で
あり、画像を拡大するときには、前記第３の転送手段に
よる転送先は、当該第１の転送手段による当該データ記
憶手段の転送元とは異なる記憶領域である請求項１に記
載の画像処理装置。
【請求項３】当該画像圧縮手段は、当該第１の変倍手
段から出力されるラスタスキャンデータをブロックスキ
ャンデータに変換するラスタ／ブロック変換手段と、当
該ラスタ／ブロック変換手段の出力を情報圧縮する圧縮
手段とからなる請求項１に記載の画像処理装置。
【請求項４】データを記憶するデータ記憶手段と、当該データ記憶手段からデータを二次元転送する第１の
転送手段と、当該第１の転送手段により転送される画像データを変倍
する第１の変倍手段と、当該第１の変倍手段の出力画像データを圧縮する画像圧
縮手段と、当該第１の変倍手段の出力及び当該画像圧縮手段の出力
の一方を選択する第１の選択手段と、当該第１の選択手段の出力を当該データ記憶手段に転送
する第２の転送手段と、当該第１の転送手段により転送される圧縮画像データを
伸長する画像伸長手段と、当該第１の転送手段の出力及び当該画像伸長手段の出力
の一方を選択する第２の選択手段と、当該第２の選択手段の出力画像を変倍する第２の変倍手
段と、当該第２の変倍手段の出力データを当該データ記憶手段
に二次元転送する第３の転送手段とを具備し、当該データ記憶手段に記憶されるデータを圧縮するとき
には、当該第１の選択手段が当該画像圧縮手段の出力を
選択すると共に、当該第２の選択手段は、当該第１の転
送手段の出力を選択し、当該データ記憶手段の圧縮画像データを伸長するときに
は、当該第２の選択手段は当該画像伸長手段の出力を選
択することを特徴とする画像処理装置。
【請求項５】当該画像圧縮手段は、当該第１の変倍手
段から出力されるラスタスキャンデータをブロックスキ
ャンデータに変換するラスタ／ブロック変換手段と、当
該ラスタ／ブロック変換手段の出力を情報圧縮する圧縮
手段とからなる請求項４に記載の画像処理装置。
【請求項６】当該画像伸長手段は、圧縮画像データを
伸長する伸長手段と、当該伸長手段により伸長されたブ
ロックスキャンデータをラスタスキャンデータに変換す
るブロック／ラスタ変換手段とからなる請求項４に記載
の画像処理装置。
【請求項７】データを記憶するデータ記憶手段と、当該データ記憶手段からデータを転送する第１の転送手
段と、当該データ記憶手段からデータを転送する第２の転送手
段と、当該第２の転送手段からの圧縮画像データを伸長する画
像伸長手段と、当該第１の転送手段の出力、当該第２の転送手段の出力
及び当該画像伸長手段の出力の何れかを選択する第１の
選択手段と、当該第１の転送手段の出力、当該第２の転送手段の出力
及び当該画像伸長手段の出力の何れかを選択する第２の
選択手段と、当該第１の選択手段からの画像データを変倍する第１の
変倍手段と、当該第２の選択手段からの画像データを変倍する第２の
変倍手段と、当該第１及び第２の変倍手段の出力の一方を選択する第
３の選択手段と、当該当該第３の選択手段の出力画像データを圧縮する画
像圧縮手段と、当該第１の変倍手段の出力、当該第２の変倍手段の出力
及び当該画像圧縮手段の出力の何れかを選択する第４の
選択手段と、当該第１の変倍手段の出力、当該第２の変倍手段の出力
及び当該画像圧縮手段の出力の何れかを選択する第５の
選択手段と、当該第４の選択手段の出力データを当該データ記憶手段
に転送する第３の転送手段と、当該第５の選択手段の出力データを当該データ記憶手段
に転送する第４の転送手段とを具備することを特徴とす
る画像処理装置。
【請求項８】画像を圧縮するときは、当該第１及び第
２の選択手段は当該第１の転送手段の出力を選択し、当
該第３の選択手段は当該第１の変倍手段の出力を選択
し、第４の選択手段は当該第２の変倍手段の出力を選択
し、当該第５の選択手段は当該画像圧縮手段の出力を選
択する請求項７に記載の画像処理装置。
【請求項９】圧縮データを伸長するときは、当該第１
及び第２の選択手段は当該画像伸長手段の出力を選択
し、当該第４の選択手段は当該第１の変倍手段の出力を
選択し、当該第５の選択手段は当該第２の変倍手段の出
力を選択する請求項７に記載の画像処理装置。
【請求項１０】画像データを変倍するときは、当該第
１の選択手段は当該第１の転送手段の出力を選択し、当
該第２の選択手段は当該第２の転送手段の出力を選択
し、当該第４の選択手段は当該第１の変倍手段の出力を
選択し、当該第５の選択手段は当該第２の変倍手段の出
力を選択する請求項７に記載の画像処理装置。
【請求項１１】当該画像圧縮手段は、当該第３の選択
手段から出力されるラスタスキャンデータをブロックス
キャンデータに変換するラスタ／ブロック変換手段と、
当該ラスタ／ブロック変換手段の出力を情報圧縮する圧
縮手段とからなる請求項７に記載の画像処理装置。
【請求項１２】当該画像伸長手段は、当該第２の転送
手段からの圧縮画像データを伸長する伸長手段と、当該
伸長手段により伸長されたブロックスキャンデータをラ
スタスキャンデータに変換するブロック／ラスタ変換手
段とからなる請求項７に記載の画像処理装置。