JPH07177408A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPH07177408A JPH07177408A JP5316829A JP31682993A JPH07177408A JP H07177408 A JPH07177408 A JP H07177408A JP 5316829 A JP5316829 A JP 5316829A JP 31682993 A JP31682993 A JP 31682993A JP H07177408 A JPH07177408 A JP H07177408A
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- JP
- Japan
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- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 11
- 238000005070 sampling Methods 0.000 description 8
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 238000001514 detection method Methods 0.000 description 3
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- 238000000034 method Methods 0.000 description 2
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- 238000009499 grossing Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】
【目的】 画像拡大時にサンプリング周波数を高くする
ことなく高解像度を得る。 【構成】 周期的に位相が反転するオフセットクロック
を発生するクロック発生手段と、該クロック発生手段に
より発生したオフセットクロックを用いて入力信号をＡ
Ｄ変換するＡＤ変換手段と、前記ＡＤ変換手段の出力を
フレームメモリの書込みアドレスコントローラの指定す
るアドレスに書き込み、前記書き込み速度よりも遅い読
出し速度で、読出しアドレスコントローラの指定するア
ドレスからデータを読み出すメモリ制御手段と、メモリ
から読み出したデータの画素間データを補間する補間手
段と、を有することを特徴とする。
ことなく高解像度を得る。 【構成】 周期的に位相が反転するオフセットクロック
を発生するクロック発生手段と、該クロック発生手段に
より発生したオフセットクロックを用いて入力信号をＡ
Ｄ変換するＡＤ変換手段と、前記ＡＤ変換手段の出力を
フレームメモリの書込みアドレスコントローラの指定す
るアドレスに書き込み、前記書き込み速度よりも遅い読
出し速度で、読出しアドレスコントローラの指定するア
ドレスからデータを読み出すメモリ制御手段と、メモリ
から読み出したデータの画素間データを補間する補間手
段と、を有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は電子ズーム機能を有する
カムコーダー等の信号処理装置に関する。
カムコーダー等の信号処理装置に関する。
【０００２】
【従来の技術】従来の撮像装置のもつサンプリング方法
は、以下の様であった。
は、以下の様であった。
【０００３】一本の走査線をサンプリングする場合、基
準点から一定間隔のサンプリング周期で繰り返される。
そして、次の走査線上では、前基準点から垂直方向に移
動した点を新たな基準点とし、同様のサンプリングを繰
り返す。
準点から一定間隔のサンプリング周期で繰り返される。
そして、次の走査線上では、前基準点から垂直方向に移
動した点を新たな基準点とし、同様のサンプリングを繰
り返す。
【０００４】
【発明が解決しようとしている課題】従来の撮像装置で
画像を拡大する場合、原画像の水平方向の情報が、各走
査線上で等しい位置でサンプリングしているため、拡大
画像の情報が少なく、解像度の劣化の原因となる。また
解像度の劣化を防ぐためには、ＡＤ変換器（ＡＤＣ）の
サンプリング周波数を高くするという方法があるが、こ
れはコスト面からあまり評価できるものではない。
画像を拡大する場合、原画像の水平方向の情報が、各走
査線上で等しい位置でサンプリングしているため、拡大
画像の情報が少なく、解像度の劣化の原因となる。また
解像度の劣化を防ぐためには、ＡＤ変換器（ＡＤＣ）の
サンプリング周波数を高くするという方法があるが、こ
れはコスト面からあまり評価できるものではない。
【０００５】
【課題を解決するための手段】本発明では、周期的に位
相が反転するオフセットクロックを発生するクロック発
生手段と、該クロック発生手段により発生したオフセッ
トクロックを用いて入力信号をＡＤ変換するＡＤ変換手
段と、前記ＡＤ変換手段の出力をフレームメモリの書込
みアドレスコントローラの指定するアドレスに書き込
み、前記書き込み速度よりも遅い読出し速度で、読出し
アドレスコントローラの指定するアドレスからデータを
読み出すメモリ制御手段と、メモリから読み出したデー
タの画素間データを補間する補間手段と、を有すること
を特徴とする。
相が反転するオフセットクロックを発生するクロック発
生手段と、該クロック発生手段により発生したオフセッ
トクロックを用いて入力信号をＡＤ変換するＡＤ変換手
段と、前記ＡＤ変換手段の出力をフレームメモリの書込
みアドレスコントローラの指定するアドレスに書き込
み、前記書き込み速度よりも遅い読出し速度で、読出し
アドレスコントローラの指定するアドレスからデータを
読み出すメモリ制御手段と、メモリから読み出したデー
タの画素間データを補間する補間手段と、を有すること
を特徴とする。
【０００６】
【実施例】図１は本発明の第１の実施例図である。
【０００７】１は撮像レンズ・絞り・フィルターを有す
るレンズ、２は撮像装置であるＣＣＤ、３はガンマ補正
・ローパスフィルター・クリップ回路を有する撮像信号
処理回路、４はＡＤコンバータ（ＡＤＣ）、５はフレー
ムメモリ、６は画像の画素間データを補間する補間回
路、７はＤＡコンバータ（ＤＡＣ）、８はＶＴＲ等の撮
像信号を記録する記録回路である。９は５のフレームメ
モリの書込みアドレスを指定する書込みアドレスコント
ローラ、１０は５のフレームメモリの読出しアドレスを
指定する読出しアドレスコントローラである。１１はＣ
ＣＤ駆動信号・水平同期信号等を出力するタイミングジ
ェネレータ、１２はクロック信号を発生するクロック発
生器である。
るレンズ、２は撮像装置であるＣＣＤ、３はガンマ補正
・ローパスフィルター・クリップ回路を有する撮像信号
処理回路、４はＡＤコンバータ（ＡＤＣ）、５はフレー
ムメモリ、６は画像の画素間データを補間する補間回
路、７はＤＡコンバータ（ＤＡＣ）、８はＶＴＲ等の撮
像信号を記録する記録回路である。９は５のフレームメ
モリの書込みアドレスを指定する書込みアドレスコント
ローラ、１０は５のフレームメモリの読出しアドレスを
指定する読出しアドレスコントローラである。１１はＣ
ＣＤ駆動信号・水平同期信号等を出力するタイミングジ
ェネレータ、１２はクロック信号を発生するクロック発
生器である。
【０００８】レンズ１から光学的に入力された映像は、
ＣＣＤ２によって電気信号となる。ＣＣＤ２はタイミン
グジェネレータ１１によって駆動する。撮像信号処理回
路３で信号処理されアナログ信号を出力する。この撮像
信号処理回路３の出力信号はＡＤＣ４でＡＤ変換され、
書込みアドレスコントローラ９で指定されるフレームメ
モリ５のアドレスに書き込まれる。次いで、読出しアド
レスコントローラ１０により指定されるアドレスから読
み出され補間回路６で画素間データは補間され、ＤＡＣ
７でＤＡ変換され記録回路８によって記録される。
ＣＣＤ２によって電気信号となる。ＣＣＤ２はタイミン
グジェネレータ１１によって駆動する。撮像信号処理回
路３で信号処理されアナログ信号を出力する。この撮像
信号処理回路３の出力信号はＡＤＣ４でＡＤ変換され、
書込みアドレスコントローラ９で指定されるフレームメ
モリ５のアドレスに書き込まれる。次いで、読出しアド
レスコントローラ１０により指定されるアドレスから読
み出され補間回路６で画素間データは補間され、ＤＡＣ
７でＤＡ変換され記録回路８によって記録される。
【０００９】ＡＤＣ４はクロック発生器１２で発生され
るＣＬＫ１によってＡＤ変換される。ＣＬＫ１はクロッ
ク発生器１２で出力され、水平同期信号が奇数番目、偶
数番目であるかによって位相が反転するクロックであ
る。ＣＬＫ２は水平同期信号に関わらず反転されること
のないクロックである。ＣＬＫ１が反転することにより
ＡＤＣ４でオフセットサンプリングが行われる。補間回
路６の出力はオフセットを持たないのでＡＤＣ７にはＣ
ＬＫ２を用いる。
るＣＬＫ１によってＡＤ変換される。ＣＬＫ１はクロッ
ク発生器１２で出力され、水平同期信号が奇数番目、偶
数番目であるかによって位相が反転するクロックであ
る。ＣＬＫ２は水平同期信号に関わらず反転されること
のないクロックである。ＣＬＫ１が反転することにより
ＡＤＣ４でオフセットサンプリングが行われる。補間回
路６の出力はオフセットを持たないのでＡＤＣ７にはＣ
ＬＫ２を用いる。
【００１０】図２はクロック発生器１２を示している。
１０１、１０６は１／２分周器、１０２は位相検波器、
１０３はローパスフィルタ（ＬＰＦ）、１０４はＶＣ
Ｏ、１０５は１／（２ｎ＋１）分周器（ｎは整数）であ
る。
１０１、１０６は１／２分周器、１０２は位相検波器、
１０３はローパスフィルタ（ＬＰＦ）、１０４はＶＣ
Ｏ、１０５は１／（２ｎ＋１）分周器（ｎは整数）であ
る。
【００１１】図２において位相検波器１０２、ＬＰＦ１
０３、ＶＣＯ１０４、１／（２ｎ＋１）分波器１０５で
ＰＬＬを構成しており、水平同期信号が周波数ｆｈで入
力されるとすると、ＶＣＯ１０４の出力するクロックの
周波数は１／（２ｎ＋１）分周器で１／（２ｎ＋１）分
周され水平同期信号の周波数ｆｈと位相検波器１０２で
比較される。水平同期信号の周波数ｆｈが高い場合、位
相検波器１０２はＶＣＯ１０４の周波数を高くするよう
に働き、逆に水平同期信号の周波数ｆｈが低い場合には
ＶＣＯ１０４の周波数を低くするように働く。ＬＰＦ１
０３は位相検波器１０２の出力の平滑化のために入られ
ている。こうして、安定状態ではＶＣＯ１０４は周波数
（２ｎ＋１）ｆｈを出力し、さらに、１／２分周器１０
６でＶＣＯの出力は１／２分周される。ＣＬＫ２は周波
数ｆｈ（ｎ＋１／２）のクロックを出力する。ＣＬＫ１
は水平同期信号ｆｈが１／２分周器１０１で周波数ｆｈ
／２となったものとＣＬＫ２との排他的論理和で得ら
れ、水平同期信号が入ってくる度に反転するクロックと
なる。以上のように、クロック発生器１２は安定状態で
は水平同期信号の（整数＋０．５）倍の周波数を持つク
ロックＣＬＫ２と水平同期信号が奇数番目、偶数番目か
によって位相の反転するクロックＣＬＫ１を出力する。
０３、ＶＣＯ１０４、１／（２ｎ＋１）分波器１０５で
ＰＬＬを構成しており、水平同期信号が周波数ｆｈで入
力されるとすると、ＶＣＯ１０４の出力するクロックの
周波数は１／（２ｎ＋１）分周器で１／（２ｎ＋１）分
周され水平同期信号の周波数ｆｈと位相検波器１０２で
比較される。水平同期信号の周波数ｆｈが高い場合、位
相検波器１０２はＶＣＯ１０４の周波数を高くするよう
に働き、逆に水平同期信号の周波数ｆｈが低い場合には
ＶＣＯ１０４の周波数を低くするように働く。ＬＰＦ１
０３は位相検波器１０２の出力の平滑化のために入られ
ている。こうして、安定状態ではＶＣＯ１０４は周波数
（２ｎ＋１）ｆｈを出力し、さらに、１／２分周器１０
６でＶＣＯの出力は１／２分周される。ＣＬＫ２は周波
数ｆｈ（ｎ＋１／２）のクロックを出力する。ＣＬＫ１
は水平同期信号ｆｈが１／２分周器１０１で周波数ｆｈ
／２となったものとＣＬＫ２との排他的論理和で得ら
れ、水平同期信号が入ってくる度に反転するクロックと
なる。以上のように、クロック発生器１２は安定状態で
は水平同期信号の（整数＋０．５）倍の周波数を持つク
ロックＣＬＫ２と水平同期信号が奇数番目、偶数番目か
によって位相の反転するクロックＣＬＫ１を出力する。
【００１２】図３は、図２のクロック発生器の動作を表
す説明図である。ＣＬＫ１の周波数は水平同期信号が奇
数番目か、偶数番目かによって反転するクロック、ＣＬ
Ｋ２の水平同期信号によって位相が変化することのない
クロックとなり、その周波数は水平同期信号の（整数＋
０．５）倍となっている。
す説明図である。ＣＬＫ１の周波数は水平同期信号が奇
数番目か、偶数番目かによって反転するクロック、ＣＬ
Ｋ２の水平同期信号によって位相が変化することのない
クロックとなり、その周波数は水平同期信号の（整数＋
０．５）倍となっている。
【００１３】図４はＡＤＣ４において、クロック発生器
１２の出力するＣＬＫ１を用いてオフセットサンプリン
グされている様子を示している。この様に１ラインおき
にオフセットされている。
１２の出力するＣＬＫ１を用いてオフセットサンプリン
グされている様子を示している。この様に１ラインおき
にオフセットされている。
【００１４】図５は補間回路の詳細図であり、２０１は
撮像データを１ライン分記録可能なラインメモリ、２０
２、２０３は画素メモリ２０４、２０５は拡大時に補間
画素を演算するための水平方向係数を計算する係数演算
回路Ａ、係数演算回路Ｂであり、２０６は垂直方向係数
を計算する係数演算回路Ｃであり、２０７は倍率セレク
タ、２０８はアップダウンカウンタである。２０９、２
１０、２１１、２１２、２１３、２１４は積算器、２１
５、２１６、２１７は加算器である。
撮像データを１ライン分記録可能なラインメモリ、２０
２、２０３は画素メモリ２０４、２０５は拡大時に補間
画素を演算するための水平方向係数を計算する係数演算
回路Ａ、係数演算回路Ｂであり、２０６は垂直方向係数
を計算する係数演算回路Ｃであり、２０７は倍率セレク
タ、２０８はアップダウンカウンタである。２０９、２
１０、２１１、２１２、２１３、２１４は積算器、２１
５、２１６、２１７は加算器である。
【００１５】補間回路図５では補間する画素を計算する
ために、あるラインの画素２つとその１ライン分前の画
素２つをラインメモリ２０１、画素メモリ２０２、２０
３により拾い出している。その４つの画素データに、倍
率セレクタ２０７、アップダウンカウンタ２０８により
係数演算回路Ａ ２０４、係数演算回路Ｂ ２０５、係
数演算回路Ｃ ２０６を通して得られる係数ｋ１、ｋ
２、ｋ３、ｋ４、ｋ６を用いて補間画素の値ｓ５決定し
ている。その値ｓ５は、ｓ５＝ｋ５＊（ｓ１＊ｋ１＋ｓ
２＊ｋ２）＋ｋ６（ｓ３＊ｋ３＋ｓ４＊ｋ４）で表され
る出力が得られる。
ために、あるラインの画素２つとその１ライン分前の画
素２つをラインメモリ２０１、画素メモリ２０２、２０
３により拾い出している。その４つの画素データに、倍
率セレクタ２０７、アップダウンカウンタ２０８により
係数演算回路Ａ ２０４、係数演算回路Ｂ ２０５、係
数演算回路Ｃ ２０６を通して得られる係数ｋ１、ｋ
２、ｋ３、ｋ４、ｋ６を用いて補間画素の値ｓ５決定し
ている。その値ｓ５は、ｓ５＝ｋ５＊（ｓ１＊ｋ１＋ｓ
２＊ｋ２）＋ｋ６（ｓ３＊ｋ３＋ｓ４＊ｋ４）で表され
る出力が得られる。
【００１６】図６は補間回路６の係数を演算する倍率セ
レクタ、アップダウンカウンタと係数演算回路Ａまたは
係数演算回路Ｂの詳細図である。
レクタ、アップダウンカウンタと係数演算回路Ａまたは
係数演算回路Ｂの詳細図である。
【００１７】３０１は、倍率を変更する倍率セレクタで
あり、３０２はアップダウンカウンタ、３０３はレジス
タ、３０４、３０５は加算器、３０６は減算器である。
破線に囲まれる部分が係数演算回路Ａもしくは係数演算
回路Ｂである。
あり、３０２はアップダウンカウンタ、３０３はレジス
タ、３０４、３０５は加算器、３０６は減算器である。
破線に囲まれる部分が係数演算回路Ａもしくは係数演算
回路Ｂである。
【００１８】ワイド時には、アップダウンカウンタ３０
２をアップさせるようにセレクタ３０１をセレクトし、
テレ時には逆にダウンさせるようにセレクトされる。ア
ップダウンカウンタ３０２は倍率１の時１、倍率２の時
０．５という様に倍率の逆数を出力するように設定され
ている。加算器３０４のキャリーアウトが１となる場
合、注目画素変更信号は１となる。注目画素変更信号が
１を出力すれば、１ＣＬＫ後に補間回路６に１画素分の
撮像データが入力される。加算器３０５では注目ライン
が奇数ライン、偶数ラインによって０もしくは０．５が
加算される。レジスタ３０３は、係数演算回路Ｃ ２０
６によって出力される注目ライン変更信号が１であれば
リセットされる。
２をアップさせるようにセレクタ３０１をセレクトし、
テレ時には逆にダウンさせるようにセレクトされる。ア
ップダウンカウンタ３０２は倍率１の時１、倍率２の時
０．５という様に倍率の逆数を出力するように設定され
ている。加算器３０４のキャリーアウトが１となる場
合、注目画素変更信号は１となる。注目画素変更信号が
１を出力すれば、１ＣＬＫ後に補間回路６に１画素分の
撮像データが入力される。加算器３０５では注目ライン
が奇数ライン、偶数ラインによって０もしくは０．５が
加算される。レジスタ３０３は、係数演算回路Ｃ ２０
６によって出力される注目ライン変更信号が１であれば
リセットされる。
【００１９】図７は係数演算回路Ｃの詳細図である。４
０１はライン変更点検出回路、４０２は加算器、４０３
はレジスタである。
０１はライン変更点検出回路、４０２は加算器、４０３
はレジスタである。
【００２０】ライン変更点検出回路４０１は注目画素変
更信号をカウントし１ライン分になったときのみ１を出
力する。注目画素変更信号が入力されてきたとき、ライ
ン変更点検出回路４０１によりラインの変更があるかど
うか判断する。以後の動作は、係数演算回路Ａ、Ｂと同
様である。加算器３０７のキャリーアウトが１となると
き、注目ライン変更信号は１を出力する。係数演算回路
Ａ、Ｂ ２０４、２０５の出力する注目画素変更点信号
は、係数演算回路Ｃ ２０６と、読み出しアドレスコン
トローラ１０に接続されている。
更信号をカウントし１ライン分になったときのみ１を出
力する。注目画素変更信号が入力されてきたとき、ライ
ン変更点検出回路４０１によりラインの変更があるかど
うか判断する。以後の動作は、係数演算回路Ａ、Ｂと同
様である。加算器３０７のキャリーアウトが１となると
き、注目ライン変更信号は１を出力する。係数演算回路
Ａ、Ｂ ２０４、２０５の出力する注目画素変更点信号
は、係数演算回路Ｃ ２０６と、読み出しアドレスコン
トローラ１０に接続されている。
【００２１】図８は、注目ラインが奇数（オフセットを
持たないライン）において倍率が１．５のときの係数演
算回路の出力である。
持たないライン）において倍率が１．５のときの係数演
算回路の出力である。
【００２２】今倍率は１．５であるためアップダウンカ
ウンタ３０２によって０．６６…が係数演算回路Ａ２０
４に入力される。このときレジスタ３０３の出力ｋ１は
０である。１ＣＬＫ後に出力されるｋ１は、０．６６…
に０を加えた０．６６…である。このとき加算器３０４
からのキャリーアウトが１となり注目画素変更信号が１
となる。さらに１ＣＬＫ後でも、０．６６…＋０．６６
…であるのでキャリーアウト１が出力され、注目画素信
号が１となり、またｋ１は０．３３…となる。注目画素
変更信号が、１を出力した１ＣＬＫ後に注目画素は変更
されるように設定されている。また、それぞれの時刻の
ｋ２は１−ｋ１により計算され、図８の様になる。
ウンタ３０２によって０．６６…が係数演算回路Ａ２０
４に入力される。このときレジスタ３０３の出力ｋ１は
０である。１ＣＬＫ後に出力されるｋ１は、０．６６…
に０を加えた０．６６…である。このとき加算器３０４
からのキャリーアウトが１となり注目画素変更信号が１
となる。さらに１ＣＬＫ後でも、０．６６…＋０．６６
…であるのでキャリーアウト１が出力され、注目画素信
号が１となり、またｋ１は０．３３…となる。注目画素
変更信号が、１を出力した１ＣＬＫ後に注目画素は変更
されるように設定されている。また、それぞれの時刻の
ｋ２は１−ｋ１により計算され、図８の様になる。
【００２３】図９は補間回路６において画像が拡大され
る様子を示している。図９中、○はＡＤＣ４から出力さ
れる原画像の画素であり、×は補間回路６において拡大
時に近隣の画素から補間されている画素である。
る様子を示している。図９中、○はＡＤＣ４から出力さ
れる原画像の画素であり、×は補間回路６において拡大
時に近隣の画素から補間されている画素である。
【００２４】
【発明の効果】以上説明したように本発明によれば、従
来の撮像装置で画像を拡大することに比べて、ＡＤコン
バータの速度を上げることなく、画像の劣化の少ない高
品質な撮像信号が得られるので、低コスト高性能な撮像
装置が実現できる。特に、このような手段を用いて、図
１のＡＤＣ４でオフセットサンプリングすることによっ
て、補間回路６で補間されたデータは従来のものより水
平方向の誤差が小さくなり、拡大された画像において解
像度の劣化を抑えることができる。
来の撮像装置で画像を拡大することに比べて、ＡＤコン
バータの速度を上げることなく、画像の劣化の少ない高
品質な撮像信号が得られるので、低コスト高性能な撮像
装置が実現できる。特に、このような手段を用いて、図
１のＡＤＣ４でオフセットサンプリングすることによっ
て、補間回路６で補間されたデータは従来のものより水
平方向の誤差が小さくなり、拡大された画像において解
像度の劣化を抑えることができる。
【図１】本発明の実施例図。
【図２】本発明の実施例中、クロック発生器１２の詳細
図。
図。
【図３】図２の動作説明図。
【図４】ＡＤＣ４におけるオフセットサンプリングの説
明図。
明図。
【図５】本発明の実施例中、補間回路６の詳細図。
【図６】図５中、係数演算回路Ａ、Ｂ、２０４又は２０
５の詳細図。
５の詳細図。
【図７】図５中、係数演算回路Ｃ ２０６の詳細図。
【図８】図６の動作説明図。
【図９】補間回路６における補間の説明図。
Claims (1)
- 【請求項１】 周期的に位相が反転するオフセットクロ
ックを発生するクロック発生手段と、該クロック発生手
段により発生したオフセットクロックを用いて入力信号
をＡＤ変換するＡＤ変換手段と、前記ＡＤ変換手段の出
力をフレームメモリの書込みアドレスコントローラの指
定するアドレスに書き込み、前記書き込み速度よりも遅
い読出し速度で、読出しアドレスコントローラの指定す
るアドレスからデータを読み出すメモリ制御手段と、メ
モリから読み出したデータの画素間データを補間する補
間手段と、を有することを特徴とする撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316829A JPH07177408A (ja) | 1993-12-16 | 1993-12-16 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316829A JPH07177408A (ja) | 1993-12-16 | 1993-12-16 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177408A true JPH07177408A (ja) | 1995-07-14 |
Family
ID=18081389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316829A Pending JPH07177408A (ja) | 1993-12-16 | 1993-12-16 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07177408A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762792B1 (en) | 1997-05-30 | 2004-07-13 | Sanyo Electric Co., Ltd. | Digital still camera |
| US9425780B1 (en) | 2015-03-31 | 2016-08-23 | Analog Devices, Inc. | Apparatus and methods for anti-aliasing in electronic circuits |
-
1993
- 1993-12-16 JP JP5316829A patent/JPH07177408A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762792B1 (en) | 1997-05-30 | 2004-07-13 | Sanyo Electric Co., Ltd. | Digital still camera |
| US9425780B1 (en) | 2015-03-31 | 2016-08-23 | Analog Devices, Inc. | Apparatus and methods for anti-aliasing in electronic circuits |
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