JPH07177408A - 信号処理装置 - Google Patents

信号処理装置

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Publication number
JPH07177408A
JPH07177408A JP5316829A JP31682993A JPH07177408A JP H07177408 A JPH07177408 A JP H07177408A JP 5316829 A JP5316829 A JP 5316829A JP 31682993 A JP31682993 A JP 31682993A JP H07177408 A JPH07177408 A JP H07177408A
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JP
Japan
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read
circuit
image pickup
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ccd
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Pending
Application number
JP5316829A
Other languages
English (en)
Inventor
Izumi Matsui
泉 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
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Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
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Publication of JPH07177408A publication Critical patent/JPH07177408A/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00Geometric image transformations in the plane of the image
    • G06T3/40Scaling of whole images or parts thereof, e.g. expanding or contracting
    • G06T3/4007Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Image Processing (AREA)
  • Studio Circuits (AREA)

Abstract

(57)【要約】 【目的】 画像拡大時にサンプリング周波数を高くする
ことなく高解像度を得る。 【構成】 周期的に位相が反転するオフセットクロック
を発生するクロック発生手段と、該クロック発生手段に
より発生したオフセットクロックを用いて入力信号をA
D変換するAD変換手段と、前記AD変換手段の出力を
フレームメモリの書込みアドレスコントローラの指定す
るアドレスに書き込み、前記書き込み速度よりも遅い読
出し速度で、読出しアドレスコントローラの指定するア
ドレスからデータを読み出すメモリ制御手段と、メモリ
から読み出したデータの画素間データを補間する補間手
段と、を有することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電子ズーム機能を有する
カムコーダー等の信号処理装置に関する。
【0002】
【従来の技術】従来の撮像装置のもつサンプリング方法
は、以下の様であった。
【0003】一本の走査線をサンプリングする場合、基
準点から一定間隔のサンプリング周期で繰り返される。
そして、次の走査線上では、前基準点から垂直方向に移
動した点を新たな基準点とし、同様のサンプリングを繰
り返す。
【0004】
【発明が解決しようとしている課題】従来の撮像装置で
画像を拡大する場合、原画像の水平方向の情報が、各走
査線上で等しい位置でサンプリングしているため、拡大
画像の情報が少なく、解像度の劣化の原因となる。また
解像度の劣化を防ぐためには、AD変換器(ADC)の
サンプリング周波数を高くするという方法があるが、こ
れはコスト面からあまり評価できるものではない。
【0005】
【課題を解決するための手段】本発明では、周期的に位
相が反転するオフセットクロックを発生するクロック発
生手段と、該クロック発生手段により発生したオフセッ
トクロックを用いて入力信号をAD変換するAD変換手
段と、前記AD変換手段の出力をフレームメモリの書込
みアドレスコントローラの指定するアドレスに書き込
み、前記書き込み速度よりも遅い読出し速度で、読出し
アドレスコントローラの指定するアドレスからデータを
読み出すメモリ制御手段と、メモリから読み出したデー
タの画素間データを補間する補間手段と、を有すること
を特徴とする。
【0006】
【実施例】図1は本発明の第1の実施例図である。
【0007】1は撮像レンズ・絞り・フィルターを有す
るレンズ、2は撮像装置であるCCD、3はガンマ補正
・ローパスフィルター・クリップ回路を有する撮像信号
処理回路、4はADコンバータ(ADC)、5はフレー
ムメモリ、6は画像の画素間データを補間する補間回
路、7はDAコンバータ(DAC)、8はVTR等の撮
像信号を記録する記録回路である。9は5のフレームメ
モリの書込みアドレスを指定する書込みアドレスコント
ローラ、10は5のフレームメモリの読出しアドレスを
指定する読出しアドレスコントローラである。11はC
CD駆動信号・水平同期信号等を出力するタイミングジ
ェネレータ、12はクロック信号を発生するクロック発
生器である。
【0008】レンズ1から光学的に入力された映像は、
CCD2によって電気信号となる。CCD2はタイミン
グジェネレータ11によって駆動する。撮像信号処理回
路3で信号処理されアナログ信号を出力する。この撮像
信号処理回路3の出力信号はADC4でAD変換され、
書込みアドレスコントローラ9で指定されるフレームメ
モリ5のアドレスに書き込まれる。次いで、読出しアド
レスコントローラ10により指定されるアドレスから読
み出され補間回路6で画素間データは補間され、DAC
7でDA変換され記録回路8によって記録される。
【0009】ADC4はクロック発生器12で発生され
るCLK1によってAD変換される。CLK1はクロッ
ク発生器12で出力され、水平同期信号が奇数番目、偶
数番目であるかによって位相が反転するクロックであ
る。CLK2は水平同期信号に関わらず反転されること
のないクロックである。CLK1が反転することにより
ADC4でオフセットサンプリングが行われる。補間回
路6の出力はオフセットを持たないのでADC7にはC
LK2を用いる。
【0010】図2はクロック発生器12を示している。
101、106は1/2分周器、102は位相検波器、
103はローパスフィルタ(LPF)、104はVC
O、105は1/(2n+1)分周器(nは整数)であ
る。
【0011】図2において位相検波器102、LPF1
03、VCO104、1/(2n+1)分波器105で
PLLを構成しており、水平同期信号が周波数fhで入
力されるとすると、VCO104の出力するクロックの
周波数は1/(2n+1)分周器で1/(2n+1)分
周され水平同期信号の周波数fhと位相検波器102で
比較される。水平同期信号の周波数fhが高い場合、位
相検波器102はVCO104の周波数を高くするよう
に働き、逆に水平同期信号の周波数fhが低い場合には
VCO104の周波数を低くするように働く。LPF1
03は位相検波器102の出力の平滑化のために入られ
ている。こうして、安定状態ではVCO104は周波数
(2n+1)fhを出力し、さらに、1/2分周器10
6でVCOの出力は1/2分周される。CLK2は周波
数fh(n+1/2)のクロックを出力する。CLK1
は水平同期信号fhが1/2分周器101で周波数fh
/2となったものとCLK2との排他的論理和で得ら
れ、水平同期信号が入ってくる度に反転するクロックと
なる。以上のように、クロック発生器12は安定状態で
は水平同期信号の(整数+0.5)倍の周波数を持つク
ロックCLK2と水平同期信号が奇数番目、偶数番目か
によって位相の反転するクロックCLK1を出力する。
【0012】図3は、図2のクロック発生器の動作を表
す説明図である。CLK1の周波数は水平同期信号が奇
数番目か、偶数番目かによって反転するクロック、CL
K2の水平同期信号によって位相が変化することのない
クロックとなり、その周波数は水平同期信号の(整数+
0.5)倍となっている。
【0013】図4はADC4において、クロック発生器
12の出力するCLK1を用いてオフセットサンプリン
グされている様子を示している。この様に1ラインおき
にオフセットされている。
【0014】図5は補間回路の詳細図であり、201は
撮像データを1ライン分記録可能なラインメモリ、20
2、203は画素メモリ204、205は拡大時に補間
画素を演算するための水平方向係数を計算する係数演算
回路A、係数演算回路Bであり、206は垂直方向係数
を計算する係数演算回路Cであり、207は倍率セレク
タ、208はアップダウンカウンタである。209、2
10、211、212、213、214は積算器、21
5、216、217は加算器である。
【0015】補間回路図5では補間する画素を計算する
ために、あるラインの画素2つとその1ライン分前の画
素2つをラインメモリ201、画素メモリ202、20
3により拾い出している。その4つの画素データに、倍
率セレクタ207、アップダウンカウンタ208により
係数演算回路A 204、係数演算回路B 205、係
数演算回路C 206を通して得られる係数k1、k
2、k3、k4、k6を用いて補間画素の値s5決定し
ている。その値s5は、s5=k5*(s1*k1+s
2*k2)+k6(s3*k3+s4*k4)で表され
る出力が得られる。
【0016】図6は補間回路6の係数を演算する倍率セ
レクタ、アップダウンカウンタと係数演算回路Aまたは
係数演算回路Bの詳細図である。
【0017】301は、倍率を変更する倍率セレクタで
あり、302はアップダウンカウンタ、303はレジス
タ、304、305は加算器、306は減算器である。
破線に囲まれる部分が係数演算回路Aもしくは係数演算
回路Bである。
【0018】ワイド時には、アップダウンカウンタ30
2をアップさせるようにセレクタ301をセレクトし、
テレ時には逆にダウンさせるようにセレクトされる。ア
ップダウンカウンタ302は倍率1の時1、倍率2の時
0.5という様に倍率の逆数を出力するように設定され
ている。加算器304のキャリーアウトが1となる場
合、注目画素変更信号は1となる。注目画素変更信号が
1を出力すれば、1CLK後に補間回路6に1画素分の
撮像データが入力される。加算器305では注目ライン
が奇数ライン、偶数ラインによって0もしくは0.5が
加算される。レジスタ303は、係数演算回路C 20
6によって出力される注目ライン変更信号が1であれば
リセットされる。
【0019】図7は係数演算回路Cの詳細図である。4
01はライン変更点検出回路、402は加算器、403
はレジスタである。
【0020】ライン変更点検出回路401は注目画素変
更信号をカウントし1ライン分になったときのみ1を出
力する。注目画素変更信号が入力されてきたとき、ライ
ン変更点検出回路401によりラインの変更があるかど
うか判断する。以後の動作は、係数演算回路A、Bと同
様である。加算器307のキャリーアウトが1となると
き、注目ライン変更信号は1を出力する。係数演算回路
A、B 204、205の出力する注目画素変更点信号
は、係数演算回路C 206と、読み出しアドレスコン
トローラ10に接続されている。
【0021】図8は、注目ラインが奇数(オフセットを
持たないライン)において倍率が1.5のときの係数演
算回路の出力である。
【0022】今倍率は1.5であるためアップダウンカ
ウンタ302によって0.66…が係数演算回路A20
4に入力される。このときレジスタ303の出力k1は
0である。1CLK後に出力されるk1は、0.66…
に0を加えた0.66…である。このとき加算器304
からのキャリーアウトが1となり注目画素変更信号が1
となる。さらに1CLK後でも、0.66…+0.66
…であるのでキャリーアウト1が出力され、注目画素信
号が1となり、またk1は0.33…となる。注目画素
変更信号が、1を出力した1CLK後に注目画素は変更
されるように設定されている。また、それぞれの時刻の
k2は1−k1により計算され、図8の様になる。
【0023】図9は補間回路6において画像が拡大され
る様子を示している。図9中、○はADC4から出力さ
れる原画像の画素であり、×は補間回路6において拡大
時に近隣の画素から補間されている画素である。
【0024】
【発明の効果】以上説明したように本発明によれば、従
来の撮像装置で画像を拡大することに比べて、ADコン
バータの速度を上げることなく、画像の劣化の少ない高
品質な撮像信号が得られるので、低コスト高性能な撮像
装置が実現できる。特に、このような手段を用いて、図
1のADC4でオフセットサンプリングすることによっ
て、補間回路6で補間されたデータは従来のものより水
平方向の誤差が小さくなり、拡大された画像において解
像度の劣化を抑えることができる。
【図面の簡単な説明】
【図1】本発明の実施例図。
【図2】本発明の実施例中、クロック発生器12の詳細
図。
【図3】図2の動作説明図。
【図4】ADC4におけるオフセットサンプリングの説
明図。
【図5】本発明の実施例中、補間回路6の詳細図。
【図6】図5中、係数演算回路A、B、204又は20
5の詳細図。
【図7】図5中、係数演算回路C 206の詳細図。
【図8】図6の動作説明図。
【図9】補間回路6における補間の説明図。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 周期的に位相が反転するオフセットクロ
    ックを発生するクロック発生手段と、該クロック発生手
    段により発生したオフセットクロックを用いて入力信号
    をAD変換するAD変換手段と、前記AD変換手段の出
    力をフレームメモリの書込みアドレスコントローラの指
    定するアドレスに書き込み、前記書き込み速度よりも遅
    い読出し速度で、読出しアドレスコントローラの指定す
    るアドレスからデータを読み出すメモリ制御手段と、メ
    モリから読み出したデータの画素間データを補間する補
    間手段と、を有することを特徴とする撮像装置。
JP5316829A 1993-12-16 1993-12-16 信号処理装置 Pending JPH07177408A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5316829A JPH07177408A (ja) 1993-12-16 1993-12-16 信号処理装置

Applications Claiming Priority (1)

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JP5316829A JPH07177408A (ja) 1993-12-16 1993-12-16 信号処理装置

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Publication Number Publication Date
JPH07177408A true JPH07177408A (ja) 1995-07-14

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ID=18081389

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Application Number Title Priority Date Filing Date
JP5316829A Pending JPH07177408A (ja) 1993-12-16 1993-12-16 信号処理装置

Country Status (1)

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JP (1) JPH07177408A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762792B1 (en) 1997-05-30 2004-07-13 Sanyo Electric Co., Ltd. Digital still camera
US9425780B1 (en) 2015-03-31 2016-08-23 Analog Devices, Inc. Apparatus and methods for anti-aliasing in electronic circuits

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762792B1 (en) 1997-05-30 2004-07-13 Sanyo Electric Co., Ltd. Digital still camera
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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20030325