JP3151288B2

JP3151288B2 - 画像要素変換処理装置

Info

Publication number: JP3151288B2
Application number: JP08797892A
Authority: JP
Inventors: 部洋之渡
Original assignee: Olympus Optic Co Ltd
Current assignee: Olympus Corp
Priority date: 1992-03-12
Filing date: 1992-03-12
Publication date: 2001-04-03
Anticipated expiration: 2016-04-03
Also published as: JPH05260445A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像要素変換処理装置
に関し、特にテレビジョン方式変換のような処理を行う
簡易な構成の画像要素変換処理装置に関する。

【０００２】

【従来の技術】例えば、ＮＴＳＣ方式の画像信号をＰＡ
Ｌ方式の画像信号に変換するには、図１７に示すような
両方式諸元の違いを補間や間引き処理等によって解消し
なければならない。即ち、ＮＴＳＣ方式をＰＡＬ方式に
変換する場合、１Ｈのデータ量はＮＴＳＣ方式では８５
８画素であるのに対してＰＡＬ方式では８６４画素であ
るため、１４３クロック（ＣＬＫ）毎に１画素を補間す
る必要がある。また、１フィールドの走査線数はＮＴＳ
Ｃ方式で２６２．５本であるのに対してＰＡＬ方式では
３１２．５本であるため、５本毎に１本補間し、更に、
フィールド周波数はＮＴＳＣ方式で５９．９４Ｈｚ（１
６．７ｍｓｅｃ周期）であるのに対してＰＡＬ方式では
５０．０Ｈｚ（２０ｍｓｅｃ周期）であるため６フィー
ルド毎に１フィールド間引き処理する必要がある。

【０００３】図１８には、上記走査線の補間処理の処理
態様が示されている。かかる補間処理では、ＮＴＳＣ走
査線５本からＰＡＬ走査線６本を生成するために、隣り
合う２本のＮＴＳＣ走査線を用いた補間処理が行われ
る。すなわち、ＮＴＳＣ方式の第０番目と第５番目の走
査線はＰＡＬ方式の第０番目と第６番目の走査線に一致
するので、何らの補間処理は不要であるが、ＰＡＬ方式
の第１番目〜第５番目の走査線を生成するには当該走査
線が含まれる隣り合う２本のＮＴＳＣ走査線を用いて補
間処理を行う必要がある。その際、画質の劣化を抑制す
るために当該走査線とＮＴＳＣ方式の２本の走査線のそ
れぞれとの距離に応じた重み付けを施した補間が行われ
る。例えば、第１番目のＰＡＬ方式の走査線は、第０番
目から第１番目の走査線に向かった距離の０．８３３に
相当するので、第０番目の走査線に対して０．１６７の
重み付け係数を乗算し、第１番目の走査線に対して０．
８３３の重み付け係数を乗算し、両乗算結果を加算して
第１番目のＰＡＬ方式の走査線を得る。同様に、第１番
目のＮＴＳＣ走査線に０．３３３の重み係数が乗算さ
れ、第２番目のＮＴＳＣ走査線に０．６６７の重み係数
が乗算され、両者の加算結果として上記第２番目のＰＡ
Ｌ走査線が得られることになる。以下、同様にして第３
番目〜第５番目のＰＡＬ走査線が得られる。かかる補間
処理は、１Ｈのデータ量をＮＴＳＣ方式の８５８画素か
らＰＡＬ方式の８６４画素に変換する場合にも適用され
る。

【０００４】図１９には、フィールド周波数の変換処理
態様が示されている。ＮＴＳＣ方式のフィールド周期１
６．７ｍｓｅｃをＰＡＬ方式の２０ｍｓｅｃに変換する
ため、図示の如くフィールドの間引き処理が行われる。
すなわち、ＮＴＳＣ方式の１〜５フィールドのそれぞれ
を２０ｍｓｅｃのフィールドに変換すると、ＰＡＬ方式
の第５フィールド変換終了タイミングはＮＴＳＣ方式の
第６フィールド終了タイミング（１００ｍｓｅｃ）と一
致し、結局、ＮＴＳＣ方式の第６フィールドは不要とな
る。したがって、フィールド周波数の変換はフィールド
の間引き処理によって行われる。

【０００５】図２０は、従来のＮＴＳＣ方式からＰＡＬ
方式への変換装置の一構成例ブロック図を示す。ＮＴＳ
Ｃ方式の入力Ｙ信号は、Ａ／Ｄコンバータ１０１で、１
３．５ＭＨｚのサンプリング周波数でデジタル信号に変
換され、フィールドメモリ１０２に書き込まれる。この
書き込みは、ライトコントローラ１０３からのＮＴＳＣ
レートのクロックタイミングにより行われる。フィール
ドメモリ１０２からの読み出しは、リードコントローラ
１０４からのＰＡＬレートのクロックタイミングで行わ
れる。このフィールドメモリ１０２の書き込み、読み出
しによって前述フィールド周波数の変換が完了する。フ
ィールドメモリ１０２から読み出されたデータは、１Ｈ
遅延器１０５と、乗算器１０６、１０７と、加算器１０
８とを有する走査線補間処理部において、上述の如き走
査線補間処理が施される。リードコントローラ１０４か
ら乗算器１０６と１０７に供給される重み係数Ｋや１ー
Ｋが図１８に示す重み係数に相当する。

【０００６】加算器１０８からの走査線補間処理が施さ
れたデータは、１クロック遅延器１０９と、乗算器１１
０，１１１と、加算器１１２とを有する画素補間処理部
において、上記走査線補間処理と同様な回路動作によ
り、隣り合う２つの画素データに基づく補間処理が行わ
れる。ここで、リードコントローラ１０４から乗算器１
１０と１１１に供給される重み付け係数ｋや１−ｋは
Ｋ，１−Ｋと同様な基準によって決定される。上記補間
処理で用いられる重み付け係数は、通常、ＲＯＭに格納
される。

【０００７】こうして、図１７に示すようなフィールド
周波数、走査線、画素数等の諸元についての変換処理に
より、ＮＴＳＣ方式からＰＡＬ方式への変換が完了し、
加算器１１２からの変換出力データは、Ｄ／Ａコンバー
タ１１３において、１３．５ＭＨｚクロックでアナログ
信号に変換され、ＰＡＬ方式の画像信号が得られる。

【０００８】図２１には、上述従来装置における走査線
補間処理の動作を説明するためのタイミングチャートが
示されている。ＨＳＹＮＣを基準クロックとして、６進
カウンタからはフィールドメモリ（ＲＯＭ）のアドレス
データＲＯＭＡｄｄが出力され、そのデータが５に至
る毎にカウンタイネーブル（ＥＮ）信号が出力される。
したがって、Ｖアドレスデータ（ＶＡｄｄ）が図示の
如く出力される。こうしてフィールドメモリ１０２から
読み出されたデータ（Ａ）は、１Ｈ遅延器１０５で１Ｈ
だけ遅延され（Ｂ）、加算器１０８から出力データ
（Ｃ）が得られる。以上の説明はＹ信号についてのもの
であるが、Ｃ信号についても同様な変換が行われてＰＡ
Ｌ方式のＣ画像信号が得られる。

【０００９】リードコントローラ１０４と重み付け係数
Ｋ，ｋを生成する回路の構成例が図２２に示されてい
る。ＲＯＭ１２２には、走査線（Ｖ）補間用の重み付け
係数Ｋが、ＲＯＭ１２６には画素（Ｈ）補間用の重み付
け係数ｋが格納されている。前述の如く、重み付け係数
Ｋは６個の値を周期的にとり、重み付け係数ｋは１４４
個の値を周期的にとるから、ＲＯＭ１２２と１２６には
アドレス対応にそれぞれ図２３に示す如く、８ｂｉｔか
ら成る６個の係数値と１４４個の係数値が格納されてい
る。図２２において、水平同期信号ＨＳＹＮＣをクロッ
クとして６進カウント動作する６進カウンタ１２１から
は、アドレスデータがＲＯＭ１２２とカウンタイネーブ
ル発生回路１２３に送出され、図２３に示すような当該
アドレスに対応する重み付け係数Ｋが出力されるととも
に、カウンタイネーブル信号が出力される。Ｖアドレス
カウンタ１２４は、ＨＳＹＮＣをクロックとして８ｂｉ
ｔのＶアドレスデータをフィールドメモリ１０２に送出
する。Ｖアドレスカウンタ１２４は、カウンタイネーブ
ル発生回路１２３からカウンタイネーブル信号が供給さ
れたときには、アドレスカウント動作が停止される。

【００１０】同様に、画素補間用の１４４進カウンタ１
２５からは、アドレスデータがＲＯＭ１２６とカウンタ
イネーブル発生回路１２７に送出される。ＲＯＭ１２６
からは、図２３に示す如く、Ｈデータ用重み付け係数ｋ
が出力され、カウンタイネーブル発生回路１２７からは
カウンタイネーブル信号がＨアドレスカウンタ１２８に
供給される。したがって、Ｈアドレスカウンタ１２８
は、フィールドメモリ１０２にＨアドレスデータを供給
し、カウンタイネーブル信号により、そのカウント動作
が停止される。

【００１１】

【発明が解決しようとする課題】上述のように、従来の
ＮＴＳＣ方式からＰＡＬ方式への変換を行う処理のよう
な画像要素変換処理では、補間係数（重み付け係数）を
生成するためには、カウンタとこれらの係数を格納する
比較的大規模なＲＯＭが必要であり、回路規模が大型化
してしまうという問題があった。

【００１２】そこで、本発明の目的は、きわめて簡易な
構成で、補間係数の生成を可能とする画像要素変換装置
を提供することにある。

【００１３】

【課題を解決するための手段】前述の課題を解決するた
め、本発明による画像要素変換処理装置は、第１の走査
線数によって単位画面が構成される第１の形式の画像情
報を第２の走査線数によって単位画面が構成される第２
の形式の画像情報に変換するために、上記第１の形式に
よる各走査線についての位置情報及びレベル情報に対し
て所定の補間演算処理を施して第２の形式に適合する各
走査線に関するそれぞれの位置情報及びレベル情報を形
成するようになされた画像要素変換処理装置であって、
上記第１の形式による走査線間隔と第２の形式による走
査線間隔との比に実質的に対応した基準係数値を上記第
２の形式による水平走査のタイミングに実質的に同期し
て繰り返し発生する基準係数値発生手段と、上記基準係
数値を水平走査のタイミングに実質的に同期して継続的
に累積加算する累積加算手段と、上記累積手段による累
積加算結果値の小数部からの桁上げ出力に基づいて当該
重み付け係数が乗ぜられるべき上記第１の形式による当
該１の走査線を特定するためのリードアドレス情報を発
生させるリードアドレス情報発生手段と、上記累積加算
手段による累積加算結果の小数部の値を上記リードアド
レス情報により特定される走査線に関する重み付け係数
として提供し、且つ、上記小数部の値を１から減じた値
を上記リードアドレス情報により特定される走査線の前
の走査線に関する重み付け係数として提供する重み付け
係数発生手段と、を備えて構成される。また、本発明に
よる画像要素変換処理装置の他の態様は、第１の水平画
素数を似って１つの走査線が構成される第１の形式の画
像情報を第２の水平画素数を以って１つの走査線が構成
される第２の形式の画像情報に変換するために、上記第
１の形式による各水平画素に関するそれぞれの位置情報
及びレベル情報に対して所定の補間演算処理を施して上
記第２の形式に適合する各画素に関するそれぞれの位置
情報及びレベル情報を形成するための画像要素変換処理
装置であって、上記第１の形式による画素間隔と上記第
２の形式による画素間隔との比に実質的に対応した基準
係数値を第２の形式による水平画素のサンプリングに実
質的に同期して繰り返し発生する基準係数値発生手段
と、上記基準係数値を上記水平画素のサンプングに実質
的に同期して継続的に累積加算する累積加算手段と、上
記累積手段による累積加算結果値の小数部からの桁上げ
出力に基づいて当該重み付け係数が乗ぜられるべき上記
第１の形式による当該１の画素を特定するためのリード
アドレス情報を発生させるリードアドレス情報発生手段
と、上記累積加算手段による累積加算結果の小数部の値
を上記リードアドレス情報により特定される画素に関す
る重み付け係数として提供し、且つ、上記小数部の値を
１から減じた値を上記リードアドレス情報により特定さ
れる画素の前の画素に関する重み付け係数として各提供
する重み付け係数発生手段と、を備えて構成される。

【００１４】

【作用】本発明では、テレビジョン方式変換処理のよう
な画像要素変換処理装置における変換処理の際に用いる
係数をメモリに格納しておき、第１の形式による走査線
間隔と第２の形式による走査線間隔との比に対応する基
準係数値を第２の形式による水平走査のタイミングに同
期して繰り返し発生させ、発生された基準係数値を累積
加算し、得られた加算結果値の小数部からの桁上げ出力
に基づき上記メモリから所要の係数を読み出すようにし
ている。したがって、従来方式では、係数格納用の比較
的大規模なＲＯＭを必要とするのに対して、本発明では
上記係数を演算により求めているので、回路構成が格段
に簡素化される。

【００１５】

【実施例】次に、本発明について図面を参照しながら説
明する。図１は、本発明による画像要素変換処理装置に
おける補間係数を生成する回路の構成図である。図１を
説明する前に、本発明の実施例について、ＮＴＳＣ方式
画像信号のＰＡＬ方式画像信号への変換処理装置への適
用例を図４を参照して説明する。図４において、光学レ
ンズ１を介してＮＴＳＣ方式の撮像素子（ＣＣＤ）２上
に結像された画像は、電気信号（画像信号）に変換され
てＮＴＳＣ方式の撮像プロセス回路３に供給される。撮
像プロセス回路３では、画像信号に対して、例えば、Ｙ
／Ｃ分離等の周知の撮像処理を施し、得られたＹ信号を
Ａ／Ｄコンバータ４に出力する。Ａ／Ｄコンバータ４か
らのデジタル信号（画像データ）は、第１のフィールド
メモリ５に書き込まれる。ＳＳＧ回路１０は、ＮＴＳＣ
方式動作用の基準信号を発生し、撮像プロセス回路３の
動作を規定するとともに、ＣＣＤ２を駆動する駆動回路
９の動作を規定する。また、ＳＳＧ回路１０からの基準
信号は、ラインコントローラ１１に送出され、第１のフ
ィールドメモリ５へのデータ書き込みタイミングを制御
する。

【００１６】第１のフィールドメモリ５と第２フィール
ドメモリ８との間には、切換スイッチ６が設けられ、第
１のフィールドメモリ５側の２つの入力端子のうち端子
ＮはＡ／Ｄコンバータ４の出力（第１のフィールドメモ
リ５の入力）が接続され、端子Ｐは第１のフィールドメ
モリ５の出力が接続されている。ＰＡＬ方式動作用の基
準信号を発生するＳＳＧ回路１２が設けられ、その出力
基準信号によりリード／ライトコントローラ１３が制御
される。リード／ライトコントローラ１３は、第１のフ
ィールドメモリ５の読み出しタイミングを規定するとと
もに、切換スイッチ７を介して第２フィールドメモリ８
に供給されて第２のフィールドメモリ８への書き込みタ
イミングを規定する。切換スイッチ７の入力端子Ｐはリ
ード／ライトコントローラ１３の出力に接続され、入力
端子Ｎはライトコントローラ１１の出力に接続されてい
る。切換スイッチ１４の入力端子ＰにはＳＳＧ回路１２
からの基準信号が、入力Ｎ端子にはＳＳＧ１０からの基
準信号が供給され、選択された端子Ｐ，Ｎからの基準信
号がリードコントローラ１５に供給される。リードコン
トローラ１５は、後述する電子ズーム対応時の画素補間
用の第２フィールドメモリ８を制御する基準信号を発生
し、第２のフィールドメモリ８からの読み出しタイミン
グを規定する。

【００１７】切換スイッチ６，７及び１４は、ＮＴＳＣ
方式の画像信号を得たいときに入力端子Ｎが選択され、
ＰＡＬ方式の画像信号を得たいときに入力端子Ｐが選択
される。例えば、ＮＴＳＣ方式画像信号を得たいときに
は、切換スイッチ６，７及び１４の入力端子Ｎが選択さ
れる。このとき、Ａ／Ｄコンバータ４の出力データは、
第２のフィールドメモリ８にライトコントローラ１１か
らのＮＴＳＣ方式基準信号で書き込まれ、第２のフィー
ルドメモリ８からの読み出しは、リードコントローラ１
５からのＮＴＳＣ方式の基準信号タイミングで行われ
る。また、ＰＡＬ方式画像信号を得たいときには、切換
スイッチ６，７及び１４の入力端子Ｐが選択される。こ
のとき、第１のフィールドメモリ５への書き込みはＮＴ
ＳＣ基準信号タイミングで行われ、その読み出しはＰＡ
Ｌ基準タイミングで行われ、第２のフィールドメモリ８
への書き込みもＰＡＬ基準信号タイミングで行われる。
第２のフィールドメモリ８からの読み出しは、リードコ
ントローラ１５からのＰＡＬ基準信号タイミングで行わ
れることになる。第２のフィールドメモリ８からの出力
データは、前述したと同様な回路構成の１Ｈ遅延器１
６、乗算器１７，１８及び加算器１９を有する走査線補
間処理部で走査線が補間され、また、１クロック遅延器
２０、乗算器２１，２２及び加算器２３を有する画素補
間処理部で画素が補間され、加算器２３から得られた電
子ズーム処理が施された画像信号のＮＴＳＣ方式からＰ
ＡＬ方式の変換が終了したデジタル信号がＤ／Ａコンバ
ータ２４でアナログ信号に変換されて記録系に出力され
る。

【００１８】リードコントローラ１５は、以下の処理で
得られるＶアドレスデータとＨアドレスデータにより制
御されて、第２のフィールドメモリ８に読み出しアドレ
スデータ、タイミングを与える。ＮＴＳＣ方式とＰＡＬ
方式の走査線（Ｖ）方向補間と画素（Ｈ）方向補間にお
けるノーマル状態（ＮＯＲＭＡＬ）と２倍ズーム（ＺＯ
ＯＭ）時の重み付け係数は変化する。そこで、本実施例
では、ズームスイッチ２５を設け、このズームスイッチ
２５からのズーム倍率情報をマイコン２６が受け、予め
内蔵ＲＯＭに格納されている上記の如く係数を選択して
ＶデータとＨデータとして加算器２８と２９に供給する
ものである。マイコン２６には、ＮＴＳＣ方式とＰＡＬ
方式を設定するための切換スイッチ２７が接続され、端
子Ｎが選択されたときＮＴＳＣ方式が、端子Ｐが選択さ
れたときＰＡＬ方式が設定される。すなわち、ＮＴＳＣ
方式のＮＯＲＭＡＬ状態では、Ｖ方向及びＨ方向補間の
係数はそれぞれ“１”であり、２倍ズーム状態では、両
係数ともに０．５がＶデータ、Ｈデータとして得られ、
加算器２８と２９の一入力端子に供給される。加算器２
８と２９の出力は、それぞれ１Ｈ遅延器３０と１クロッ
ク遅延器３１で遅延され、それぞれの出力は、加算器２
８と２９の他入力端子に供給される。１Ｈ遅延器３０と
１クロック遅延器３１から得られるデータのそれぞれの
整数部は、加算器３４と３５の他入力端子に出力され
る。また、１Ｈ遅延器３０と１クロック遅延器３１から
得られるデータの小数部は、それぞれ重み付け係数Ｋと
ｋとして乗算器１７と２１に出力されるとともに、減算
器３２と３３において、１から減算処理され、それぞれ
１−Ｋと１−ｋの重み係数として乗算器１８と２２に出
力される。

【００１９】加算器３４と３５においては、それぞれの
一入力端子に供給された整数部と１とが加算されて加算
データが上記Ｖアドレスデータ及びＨアドレスデータと
してリードコントローラ１５に供給される。同様に、Ｐ
ＡＬ方式のＮＯＲＭＡＬ状態では、Ｖ方向の係数０．８
３３とＨ方向の係数０．９３３が選択され、２倍ズーム
の場合には、０．４１７と０．４９７がそれぞれ選択さ
れて、Ｖアドレスデータ及びＨアドレスデータがリード
コントローラ１５に供給される。

【００２０】図４においても説明したように、Ｖアドレ
スと重み付け係数Ｋは、図２に示す如く、５／６の近似
値０．８３を基本単位として累積して得られる値の整数
部と小数部にそれぞれ対応し、リードアドレス（Ｖ）、
係数Ｋ，１Ｈ遅延器の出力、係数１−Ｋ、加算器の出力
が関係付けられている。同様に、画素補間処理における
Ｈアドレスと重み付け係数ｋ，１−ｋ，１ＣＬＫ遅延
器、加算器出力が図３に示す如く対応付けられている。

【００２１】図１（Ａ）には、上記Ｖアドレスと重み付
け係数Ｋを生成するより具体的回路例が図１（Ｂ）には
上記Ｈアドレスと重み付け係数ｋを生成する回路例が示
されている。図１（Ａ）において、固定データ０．８３
３を整数化するため２５３を乗算して得られる値２１３
が１６ビットデータとして加算器５１の一入力に供給さ
れる。この加算出力は、ＨＳＹＮＣで動作し、２５６が
初期セットされている１ビットシフトレジスタ５２に供
給される。１ビットシフトレジスタ５２の出力は、加算
器５１の他入力端子に供給される。こうして得られる、
１ビットシフトレジスタ５２の出力の上位８ビットが整
数部分に相当し、Ｖアドレスを示し、下位ビット８ビッ
トが小数部分に相当し、係数Ｋを示す。同様に、図１
（Ｂ）においては、固定データ０．９９３に２５６を乗
算して得られる２５４が１８ビットデータとして加算器
５３の一入力端子に供給される。この加算出力がＣＬＫ
で動作し、２５６が初期セットされている１ビットシフ
トレジスタ５４に供給される。１ビットシフトレジスタ
５４の出力は、加算器５３の他入力端子に入力される。
こうして得られる１ビットシフトレジスタ５４の出力の
うち上位１０ビットが整数部に相当し、Ｈアドレスデー
タとなり、下位８ビットが小数部に相当し、係数ｋを示
す。

【００２２】図５には、図１や図４に示す実施例におけ
る第１のフィールドメモリ５の書き込みと、第２のフィ
ールドメモリ８の書き込み及び読み出しタイミングの関
係が示されている。第１のフィールドメモリ５の書き込
みは、ＮＴＳＣ方式の１６．７ｍｓｅｃ周期で行われ
る。また、第１のフィールドメモリ５からの読み出し
は、ＰＡＬ方式の２０ｍｓｅｃ周期で行われるととも
に、第２のフィールドメモリ８への書き込みも、この２
０ｍｓｅｃ周期タイミングで行われる。その結果、前述
の如く、ＮＴＳＣ方式の第６番目の画像データは間引き
されることになる。

【００２３】図６は、図４に示す実施例において、マイ
コン２６内蔵のＲＯＭには電子ズーム倍率に応じて０〜
２５６まで変化するアドレス対応のＮＴＳＣ方式のズー
ムデータと、ＰＡＬ方式のＶデータとＨデータが格納さ
れている。ＲＯＭアドレス“０”はズーム倍率１倍を、
ＲＯＭアドレス“２５６”はズーム倍率２倍に相当し、
１倍〜２倍のズーム倍率が２５６分割されている。ＮＴ
ＳＣ方式の場合には、ズームデータは、ズーム倍率１倍
でズームデータ１．００、２倍で０．５００が設定され
ている。一方、ＰＡＬ方式では、ＮＴＳＣ方式のデータ
に対してＶデータに０．８３が乗算され、Ｈデータに
０．９９３が乗算される。

【００２４】図７には、図４のマイコン４３の動作タイ
ミングが示されている。ＶＳＹＮＣを基準クロックとし
て動作する電子ズームスイッチのテレスイッチ（ＳＷ）
が操作されるとズームアップし、ＲＯＭのアドレスが１
ずつインクリメントされる。逆に、ワイドスイッチ（Ｓ
Ｗ）が操作されるとＲＯＭのアドレスを１ずつ低下させ
てズームダウンする。

【００２５】図４に示す構成は、撮像プロセス部３で得
られたＹ信号についての処理系統を示しているが、Ｃ信
号についても同様であり、その構成ブロック図が図８に
示されている。図８において、Ａ／Ｄコンバータ４Ｃ、
第１のフィールドメモリ５Ｃ、切換スイッチ６Ｃ、第２
のフィールドメモリ８Ｃ、１Ｈ遅延器１６Ｃ、乗算器１
７Ｃ，１８Ｃ，２１Ｃ，２２Ｃ，１クロック遅延器２０
Ｃ及び加算器１９Ｃ，２３Ｃは、それぞれ図１における
Ａ／Ｄコンバータ４、第１のフィールドメモリ５、切換
スイッチ６、第２のフィールドメモリ８、１Ｈ遅延器１
６、乗算器１７，１８，２１，２２，１クロック遅延器
２０及び加算器１９，２３と同様機能を有する。また、
第１のフィールドメモリ５Ｃと第２のフィールドメモリ
８Ｃの制御回路は、図１と同様回路であるので図示省略
してある。こうして加算器２３Ｃから得られたＣ信号
は、ＮＴＳＣエンコーダ３７とＰＡＬエンコーダ３８で
それぞれ複号されて切換スイッチ３９の入力端子ＮとＰ
にそれぞれ出力される。切換スイッチ３９は、ＮＴＳＣ
エンコーダ３７とＰＡＬエンコーダ３８からの出力を選
択出力して、Ｄ／Ａコンバータ２４Ｃに供給され、アナ
ログ信号に変換されて記録系に出力される。

【００２６】図９は、本発明の他の実施例構成を示す構
成ブロック図である。上述実施例における電子ズームで
は、スタート初期位置は（０，０）を想定しているが、
初期位置（ｘ₀，ｙ₀）は（０，０）から中心までの任意
位置とすることができる。このように任意位置（ｘ₀，
ｙ₀）を初期位置としたときには、加算器３４に（ｙ₀＋
１）を、加算器３５に（ｘ₀＋１）を加算すれば、加算
結果がリードアドレスとなる。

【００２７】図１０を参照すると、電子ズームでは原画
の中心を動かすことなく、画面を拡大する必要がある。
したがって、図１０のようにリードのスタートポイント
は、中心から０までのいずれかの位置になる。例えば、
原画を上述の如く水平７６８画素、垂直２４０ラインと
し、水平リードスタートアドレス位置ｘ₀、垂直リード
スタートアドレス位置ｙ₀、倍率をｎとすれば、ｘ₀ ＝３８４−３８４／ｎ＝３８４（１−１／ｎ）ｙ₀＝１２０−１２０／ｎ＝１２０（１−１／ｎ）と表せる。例えば、倍率が１倍（原画のまま）のときは、（ｘ₀，ｙ₀）＝
（０，０）倍率が１．５倍のときは、（ｘ₀，ｙ₀）＝
（１２８，４０）倍率が２倍のときは、（ｘ₀，ｙ₀）＝
（１９２，６０）となる。

【００２８】図１１（Ａ）と（Ｂ）は、本発明の他の実
施例構成を示し、図１の変形であり、汎用の画像専用メ
モリを用いたときの回路例である。画像専用メモリでは
外部からＨクロック、Ｖクロック及びリセットクロック
のみを与えるだけで、アドレスを必要とせずに画像デー
タを読み出せる。本実施例では、８ビットデータ構成と
し、桁上げ信号をカウンタイネーブル信号として用いて
いる。

【００２９】図１６には、画像専用メモリ構成が示され
ており、主メモリ９４に画像データが格納されており、
Ｖアドレスカウンタ９３からの８ビットアドレスデータ
と、Ｈアドレスカウンタ９５からの１０ビットアドレス
データにより、データが読み出される。Ｖアドレスカウ
ンタ９３とＨアドレスカウンタ９５は、Ｖリセット信号
をＶＲＳＴ端子に、Ｈリセット信号をＨＲＳＴ端子に受
けてリセットされる。Ｖアドレスカウンタ９３のＶＣＬ
Ｋ端子には、ＨＳＹＮＣとＶカウンタイネーブル信号が
入力されるＡＮＤゲート９１が接続され、Ｈアドレスカ
ウンタ９５のＨＣＬＫ端子には、ＣＬＫとＨカウンタイ
ネーブル信号が入力されるＡＮＤゲート９２が接続され
ている。

【００３０】さて、図１１の加算器６１〜６６は、図１
２に示す如く、８ビットのフルアダー構成であり、図１
３に示す如く、８ビットの２つのデータＡとＢについて
下位０ビットから順に１ビット，２ビット，…，７ビッ
トのそれぞれを加算する加算器８１，８２，８３，…，
８４から成り、桁上げ信号が順次上位ビットの加算器の
ＣI端子に入力され、最上位ビットの加算器８４のＣO端
子からの桁上げ信号がカウンタイネーブル信号となる。
図１１（Ａ）の基本的動作は図１（Ａ）と同様であり、
加算器６１の出力が、１ビットシフトレジスタ６２に入
力され、その出力が１ビットシフトレジスタ６３に入力
され、１ビットシフトレジスタ６３の出力が係数Ｋとな
る。１ビットシフトレジスタ６２と６３のリセット端子
にはＶＲＳＴ信号が入力されている。尚、１ビットシフ
トレジスタ６３は、タイミング調整用であり、必ずしも
必須ではない。図１１（Ｂ）も、図１１（Ａ）と同様に
動作し、加算器６４、１ビットシフトレジスタ６５及び
６６を有する。

【００３１】図１４は、図１１（Ａ）に示す構成におけ
る、桁上がり信号ＣOと小数部のデータ例を示す。桁上
がり信号が“１”のとき、Ｖカウンタイネーブル信号が
出力され、当該小数部が係数Ｋとなる。

【００３２】図１５は、図１１に示す実施例における走
査線補間処理動作のタイミングチャートを示す。（Ａ）
のようにＨＳＹＮＣを基準クロックとして動作し、７個
目のクロック（ＨＳＹＮＣ）入力時に桁上り信号Ｃo
（Ｂ）が“０”となり、そのときのリードデータは、
（Ｃ）のようにアドレスがインクリメントされず、直前
のアドレス“５”のデータが引き続き読み出され、８個
目のクロック入力により次のアドレス“６”のデータが
読み出される。そして、１Ｈ遅延器出力データは、
（Ｅ）の如くなり、係数Ｋは、図１４に示すような値と
なる。その結果、出力データ（Ｆ）が得られる。

【００３３】

【発明の効果】以上説明したように、本発明による画像
要素変換処理装置は、変換の際に用いる係数をメモリに
格納しておき、第１の形式による走査線または画素間隔
と第２の形式による走査線または画素間隔との比に対応
する基準係数値を第２の形式による水平走査のタイミン
グに同期して繰り返し発生させ、累積加算し、得られた
加算結果値の小数部からの桁上げ出力に基づき上記メモ
リから所要の係数を読み出すように構成しているので、
係数格納のためのＲＯＭが不要となり、回路構成が格段
に簡素化される。

【図面の簡単な説明】

【図１】本発明による画像要素変換処理装置に用いるア
ドレスおよび補間係数を生成する回路の一実施例を示す
回路図である。

【図２】従来の変換装置における走査線補間処理におけ
るＲＯＭに格納されている重み係数とアドレス及び動作
を説明するための図である。

【図３】従来の変換装置における画素補間処理における
ＲＯＭに格納されている重み係数とアドレス及び動作を
説明するための図である。

【図４】本発明による画像要素変換処理装置の一実施例
を示す回路図である。

【図５】本発明の実施例におけるフィールドメモリの書
き込み、読み出しタイミングを示す図である。

【図６】図４に示す実施例のマイコン内のＲＯＭに格納
されているデータの一例を示す図である。

【図７】図４に示す実施例のマイコン動作のタイミング
を示す図である。

【図８】本発明の実施例におけるＣ信号についての図４
と同様な構成ブロック図である。

【図９】本発明による画像要素変換処理装置の他の実施
例を示す構成ブロック図である。

【図１０】図９の実施例の機能を説明するための図であ
る。

【図１１】本発明による画像要素変換処理装置に用いる
アドレスおよび補間係数を生成する回路の他の実施例を
示す回路図である。

【図１２】図１１に示す加算器の具体的構成図である。

【図１３】図１１に示す加算器の具体的構成図である。

【図１４】図１１に示す回路図の動作を説明するための
図である。

【図１５】図１１に示す回路図の動作を説明するための
タイミングチャート図である。

【図１６】図１１に示す回路における画像専用メモリの
構成図である。

【図１７】ＮＴＳＣ方式とＰＡＬ方式の諸元の違いを示
す図である。

【図１８】ＮＴＳＣ方式からＰＡＬ方式への走査線の補
間処理の態様を示す図である。

【図１９】ＮＴＳＣ方式からＰＡＬ方式へのフィールド
周波数変換のためのフィールド間引き処理態様を示す図
である。

【図２０】従来のＮＴＳＣ方式からＰＡＬ方式への変換
装置を示す一例構成ブロック図である。

【図２１】図２０の回路の動作を説明するための図であ
る。

【図２２】従来の画像要素変換処理装置に用いるアドレ
ス及び補間係数を生成する構成ブロック図である。

【図２３】図２２の回路の動作を説明するための図であ
る。

【符号の説明】

４Ａ／Ｄコンバータ５フィールドメモリ６，７，１４切換スイッチ１０（ＮＴＳＣ）ＳＳＧ回路１１ライトコントローラ１２（ＰＡＬ）ＳＳＧ回路１３リード／ライトコントローラ１５リードコントローラ２４Ｄ／Ａコンバータ２５ズームスイッチ２６マイコン５１、５３加算器５２、５４１ビットシフトレジスタ

Claims

(57)【特許請求の範囲】

【請求項１】第１の走査線数によって単位画面が構成さ
れる第１の形式の画像情報を第２の走査線数によって単
位画面が構成される第２の形式の画像情報に変換するた
めに、上記第１の形式による各走査線についての位置情
報及びレベル情報に対して所定の補間演算処理を施して
第２の形式に適合する各走査線に関するそれぞれの位置
情報及びレベル情報を形成するようになされた画像要素
変換処理装置であって、上記第１の形式による走査線間
隔と第２の形式による走査線間隔との比に実質的に対応
した基準係数値を上記第２の形式による水平走査のタイ
ミングに実質的に同期して繰り返し発生する基準係数値
発生手段と、上記基準係数値を水平走査のタイミングに実質的に同期
して継続的に累積加算する累積加算手段と、上記累積手段による累積加算結果値の小数部からの桁上
げ出力に基づいて当該重み付け係数が乗ぜられるべき上
記第１の形式による当該１の走査線を特定するためのリ
ードアドレス情報を発生させるリードアドレス情報発生
手段と、上記累積加算手段による累積加算結果の小数部の値を上
記リードアドレス情報により特定される走査線に関する
重み付け係数として提供し、且つ、上記小数部の値を１
から減じた値を上記リードアドレス情報により特定され
る走査線の前の走査線に関する重み付け係数として提供
する重み付け係数発生手段と、を具備したことを特徴とする画像要素変換処理装置。
【請求項２】第１の水平画素数を似って１つの走査線が
構成される第１の形式の画像情報を第２の水平画素数を
以って１つの走査線が構成される第２の形式の画像情報
に変換するために、上記第１の形式による各水平画素に
関するそれぞれの位置情報及びレベル情報に対して所定
の補間演算処理を施して上記第２の形式に適合する各画
素に関するそれぞれの位置情報及びレベル情報を形成す
るための画像要素変換処理装置であって、上記第１の形式による画素間隔と上記第２の形式による
画素間隔との比に実質的に対応した基準係数値を第２の
形式による水平画素のサンプリングに実質的に同期して
繰り返し発生する基準係数値発生手段と、上記基準係数値を上記水平画素のサンプングに実質的に
同期して継続的に累積加算する累積加算手段と、上記累積手段による累積加算結果値の小数部からの桁上
げ出力に基づいて当該重み付け係数が乗ぜられるべき上
記第１の形式による当該１の画素を特定するためのリー
ドアドレス情報を発生させるリードアドレス情報発生手
段と、上記累積加算手段による累積加算結果の小数部の値を上
記リードアドレス情報により特定される画素に関する重
み付け係数として提供し、且つ、上記小数部の値を１か
ら減じた値を上記リードアドレス情報により特定される
画素の前の画素に関する重み付け係数として各提供する
重み付け係数発生手段と、を具備したことを特徴とする画像要素変換処理装置。