KR101894651B1

KR101894651B1 - 데이터 취득 모듈과 방법, 데이터 처리 유닛, 구동기 및 디스플레이 디바이스

Info

Publication number: KR101894651B1
Application number: KR1020167031516A
Authority: KR
Inventors: 무빙 리; 펑청 루; 쉐 둥; 런웨이 궈
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date: 2015-01-04
Filing date: 2015-05-19
Publication date: 2018-09-03
Also published as: EP3242284A4; KR20160143810A; RU2676243C1; JP2018508797A; CN104537974A; CN104537974B; EP3242284A1; WO2016107052A1; US9734753B2; BR112015032781B1; MX357467B; MX2015017982A; BR112015032781A2; US20160358536A1

Abstract

데이터 취득 모듈이 제공되는데, 이 데이터 취득 모듈은, 데이터 입력 및 출력 단부 - 데이터 입력 및 출력 단부를 통해 데이터가 데이터 취득 모듈에 입력되고, 데이터 입력 및 출력 단부는 데이터를 독립적으로 출력할 수 있음 -; a개의 시프트 레지스터 그룹 - 각각의 시프트 레지스터 그룹은 (b-1)개의 직렬 접속된 시프트 레지스터를 포함하고, 각각의 시프트 레지스터의 출력 단부는 데이터를 독립적으로 출력할 수 있고, a 및 b는 1보다 큰 정수임 -; 및 (a-1)개의 시프트 레지스터 그룹에 각각 접속되는 (a-1)개의 직렬 접속된 선입 선출 메모리 - 각각의 선입 선출 메모리의 출력 단부는 데이터를 독립적으로 출력할 수 있음 - 를 포함하고, 대응하는 선입 선출 메모리를 갖지 않는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단부, 및 직렬 접속된 선입 선출 메모리들에서의 마지막 선입 선출 메모리의 입력 단부는 데이터 입력 및 출력 단부에 접속된다. 데이터 처리 유닛, 구동기 및 디스플레이 디바이스가 또한 제공된다.

Description

데이터 취득 모듈과 방법, 데이터 처리 유닛, 구동기 및 디스플레이 디바이스{DATA ACQUISITION MODULE AND METHOD, DATA PROCESSING UNIT, DRIVER AND DISPLAY DEVICE}

본 발명은 디스플레이 기술 분야에 관한 것이며, 더 구체적으로는 데이터 취득 모듈, 데이터 취득 모듈을 포함하는 데이터 처리 유닛, 데이터 처리 유닛을 포함하는 구동기, 구동기를 포함하는 디스플레이 디바이스, 및 데이터 취득 모듈을 이용함으로써 데이터를 취득하기 위한 방법에 관한 것이다.

현재의 디스플레이 패널에서, 픽셀 어레이는 복수의 픽셀(또는 픽셀 셀)을 포함하고, 각각의 픽셀은 상이한 컬러들의 복수의 서브픽셀을 포함하고, 각각의 픽셀에 의해 디스플레이되는 일루미넌스 및 크로미넌스는 이 픽셀에서의 상이한 컬러들의 서브픽셀들의 일루미넌스 값들을 제어함으로써 제어될 수 있다.

도 1은 픽셀 어레이의 일부를 도시하는데, 여기서 각각의 픽셀 셀은 RGB의 3개의 컬러의 서브픽셀들을 포함한다. 더 명확한 디스플레이 효과를 얻기 위해서, 일반적으로 픽셀 어레이에서 단위 면적 내의 픽셀들의 개수를 추가할 필요가 있는데, 이것은 한편으로는 프로세스 어려움을 증가시키고, 다른 한편으로는 더 큰 전력 소모를 야기시킨다.

전술한 문제점을 해결하기 위해서, 종래 기술에서는 스태거형 구조로 배열된 픽셀 어레이가 제안되고, 따라서, 실제 서브픽셀들 중의 각각의 실제 서브픽셀의 실제 일루미넌스 값을 계산하기 위해 공간 필터링 방법이 이용될 필요가 있다. 공간 필터링 방법이 실행될 때, 복수의 이론적인 서브픽셀의 이론적인 일루미넌스 값들은 동시에 취득될 필요가 있고, 다음에 이러한 취득된 복수의 이론적인 서브픽셀의 이론적인 일루미넌스 값들은 실제 서브픽셀의 실제 일루미넌스 값들 획득하기 위한 계산을 위해 이용된다.

일반적으로, 복수의 이론적인 서브픽셀의 이론적인 일루미넌스 값들은 소프트웨어 프로그래밍으로 동시에 취득되고, 그에 의해 계산에 요구되는 시간이 증가되고, 데이터 처리 효율이 감소된다. 그러므로, 본 기술분야에서 해결될 필요가 있는 긴급한 기술적 문제점은, 공간 필터링 방법의 실행 효율을 개선하는 것이다.

본 발명은 데이터 취득 모듈, 데이터 취득 모듈을 포함하는 데이터 처리 유닛, 데이터 처리 유닛을 포함하는 구동기, 구동기를 포함하는 디스플레이 디바이스, 및 데이터 취득 모듈을 이용함으로써 데이터를 취득하기 위한 방법을 제공한다. 데이터 취득 모듈은 하드웨어로 구현되고, 그것은 복수의 이론적인 서브픽셀의 일루미넌스 값들을 급속하게 취득하여, 공간 필터링 방법의 실행 효율을 개선할 수 있다.

본 발명의 일 양태에 따르면, 데이터 취득 모듈이 제공되는데, 이 데이터 취득 모듈은, 데이터 입력 및 출력 단자 - 데이터 입력 및 출력 단자를 통해 데이터가 데이터 취득 모듈로 입력되고, 데이터 입력 및 출력 단자는 데이터를 독립적으로 출력할 수 있음 -; a개의 시프트 레지스터 그룹 - 시프트 레지스터 그룹들 각각은 (b-1)개의 직렬 접속된 시프트 레지스터를 포함하고, 각각의 시프트 레지스터의 출력 단자는 데이터를 독립적으로 출력할 수 있고, a 및 b는 1보다 큰 정수임 -; 및 (a-1)개의 시프트 레지스터 그룹에 각각 대응하는 (a-1)개의 직렬 접속된 선입 선출 메모리 - 선입 선출 메모리들 중의 각각의 선입 선출 메모리의 출력 단자는 대응하는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단자에 접속되고, 선입 선출 메모리들 중의 각각의 선입 선출 메모리의 출력 단자는 데이터를 독립적으로 출력할 수 있음 - 를 포함하고, a개의 시프트 레지스터 그룹에서 대응하는 선입 선출 메모리를 갖지 않는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단자, 및 (a-1)개의 직렬 접속된 선입 선출 메모리에서의 마지막 선입 선출 메모리의 입력 단자는 데이터 입력 및 출력 단자에 접속된다.

본 발명의 다른 양태에 따르면, 픽셀 어레이를 구동하기 위한 데이터 처리 유닛이 제공되는데, 픽셀 어레이는 실제 픽셀들의 m개의 행×n개의 열을 포함하고, 각각의 실제 픽셀은 서로 상이한 컬러들을 갖는 복수의 실제 서브픽셀을 포함한다. 데이터 처리 유닛은 제1 메모리, 서브픽셀 렌더러, 인에이블 신호 발생기 및 제2 메모리를 포함한다. 제1 메모리는 디스플레이될 이미지의 이론적인 픽셀 어레이의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 저장하기 위한 것이고, 디스플레이될 이미지의 이론적인 픽셀 어레이는 이론적인 픽셀들의 M개의 행×N개의 열을 포함하고, N > n, M ≥ m이다. 서브픽셀 렌더러는, 계산될 실제 서브픽셀에 대응하는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 제1 메모리로부터 취득하고, 데이터 입력 및 출력 단자, 선입 선출 메모리들, 및 시프트 레지스터 그룹들에서의 시프트 레지스터들 각각을 통해 동시에 이러한 취득된 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 출력하는 본 발명에 따른 데이터 취득 모듈; 데이터 취득 모듈에 의해 출력되는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들에서의 각각의 이론적인 서브픽셀의 일루미넌스 값을 이용하여, 실제 서브픽셀의 일루미넌스 값을 계산하는 계산 모듈; 및 계산 모듈에 의해 계산되는 실제 서브픽셀의 일루미넌스 값에 따라 실제 일루미넌스 신호를 발생시키는 실제 일루미넌스 신호 발생기를 포함한다. 시작 타이밍 신호를 수신한 이후에, 인에이블 신호 발생기는, 데이터를 저장하는 데이터 취득 모듈의 선입 선출 메모리로 인에이블 신호를 송신하여, 선입 선출 메모리가 데이터를 판독하게 한다. 제2 메모리는 실제 일루미넌스 신호 발생기에 의해 발생된 실제 일루미넌스 신호를 저장하기 위해 이용된다.

본 발명의 일 실시예에 따르면, 계산 모듈은, 데이터 취득 모듈에 의해 출력되는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 각각 수신하는 a×b개의 승산기 - 이러한 승산기들 각각에서, 수신된 이론적인 서브픽셀의 일루미넌스 값은 대응하는 필터링 계수와 승산됨 -; a×b개의 승산기에 의해 획득되는 a×b개의 곱들을 합산하는 가산기; 및 가산기에 의해 획득되는 합계를 실제 서브픽셀의 실제 일루미넌스 값으로 변환하기 위한 변환 모듈을 포함할 수 있다.

본 발명의 일 실시예에 따르면, 데이터 처리 유닛은, 디스플레이될 이미지의 첫번째 열 및 마지막 열의 외부에서 그리고 첫번째 행 및 마지막 행의 외부에서 각각의 서브픽셀들의 일루미넌스 값들이 모두 0인 가상 픽셀들을 보충하여, 디스플레이될 이미지의 이론적인 픽셀 어레이에 대응하는 가상 픽셀 어레이를 형성하기 위한 에지 프로세서를 더 포함한다. 제1 메모리는 가상 픽셀 어레이의 각각의 픽셀의 각각의 서브픽셀들의 일루미넌스 값들을 수신하여 저장한다.

본 발명의 일 실시예에 따르면, 필터링 계수는 초기 계수와 2¹⁶의 곱일 수 있고, 초기 계수들의 합계는 1이고; 또한, 변환 모듈은, 실제 서브픽셀의 일루미넌스 값을 얻기 위해 가산기에 의해 획득되는 합계를 2¹⁶으로 제산하기 위한 시프트 유닛을 포함할 수 있다.

본 발명의 실시예에 따르면, a = 3, b = 3이고; 이론적인 서브픽셀들의 첫번째 행에 대응하는 필터링 계수들은 각각 459, 7733 및 0이고, 이론적인 서브픽셀들의 두번째 행에 대응하는 필터링 계수들은 각각 13631, 31850 및 3670이고, 이론적인 서브픽셀들의 세번째 행에 대응하는 필터링 계수들은 각각 459, 7733 및 0이다.

본 발명의 다른 양태에서, 픽셀 어레이를 구동하기 위한 구동기가 제공되는데, 이 구동기는, 디스플레이될 이미지의 이론적인 픽셀 어레이의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 수신하기 위한 신호 입력 인터페이스; 본 발명의 데이터 처리 유닛; 데이터 처리 유닛의 제2 메모리에 저장된 실제 일루미넌스 신호들을 픽셀 어레이로 출력하기 위한 출력 인터페이스; 및 데이터 처리 유닛의 서브픽셀 렌더러의 데이터 취득 모듈의 데이터 입력 및 출력 타이밍을 제어하기 위한 타이밍 제어 유닛을 포함한다. 데이터의 b개의 조각의 첫번째 그룹이 데이터 취득 모듈의 데이터 입력 및 출력 단자로 전송된 이후에, 타이밍 제어 유닛은 데이터의 b개의 조각의 그룹이 후속하여 전송될 때마다 타이밍 시작 신호를 송신하여, 데이터 처리 유닛의 인에이블 신호 발생기로 하여금 데이터를 저장하는 데이터 취득 모듈의 선입 선출 메모리들로 인에이블 신호를 송신하게 하고, 선입 선출 메모리들이 데이터를 판독하게 하고; 데이터의 a번째 그룹의 데이터의 처음 (b-1)개의 조각이 데이터 취득 모듈의 a번째 시프트 레지스터 그룹의 각각의 시프트 레지스터들로 전송된 이후에, 타이밍 제어 유닛은 타이밍 종료 신호를 송신하여, 데이터 취득 모듈의 데이터 입력 및 출력 단자, 각각의 선입 선출 메모리들, 및 각각의 시프트 레지스터 그룹들에서의 각각의 시프트 레지스터들이 데이터를 동시에 출력하게 한다.

본 발명의 다른 양태에 따르면, 디스플레이 디바이스가 제공되는데, 이 디스플레이 디바이스는 픽셀 어레이, 및 본 발명의 픽셀 어레이를 구동하기 위한 구동기를 포함한다. 픽셀 어레이는 복수의 픽셀을 포함하고, 각각의 픽셀은 상이한 컬러들의 3개의 서브픽셀을 포함하고, 서브픽셀들의 종횡비는 2:3 내지 1:1이다.

본 발명의 다른 양태에 따르면, 본 발명의 데이터 취득 모듈을 이용함으로써 데이터를 취득하기 위한 방법이 제공되는데, 이 방법은, 데이터의 b개의 조각의 첫번째 그룹이 데이터 취득 모듈의 데이터 입력 및 출력 단자로 전송된 이후에, 데이터의 b개의 조각의 그룹이 전송될 때마다, 데이터 취득 모듈의 선입 선출 메모리들이 데이터를 판독하게 하는 단계; 및 데이터의 a번째 그룹의 데이터의 처음 (b-1)개의 조각이 데이터 취득 모듈의 a번째 시프트 레지스터 그룹의 각각의 시프트 레지스터들로 전송된 이후에, 데이터 취득 모듈의 데이터 입력 및 출력 단자, 각각의 선입 선출 메모리들, 및 각각의 시프트 레지스터 그룹들에서의 각각의 시프트 레지스터가 데이터를 동시에 출력하게 하는 단계를 포함한다.

본 발명에 의해 제공된 데이터 취득 모듈은 하드웨어 디바이스이고, 그것의 계산 속도는 소프트웨어의 계산 속도보다 더 빠르다. 그러므로, 본 발명에 의해 제공된 데이터 취득 모듈을 이용하면 데이터를 급속하게 취득할 수 있다. 따라서, 본 발명에 의해 제공된 데이터 취득 모듈을 이용하면 공간 필터링 방법의 실행 효율을 개선할 수 있다는 점을 알 수 있다.

첨부 도면들은 본 발명의 추가 이해를 제공하기 위해 이용되고, 다음의 구체적인 실시예들과 함께 본 발명을 해석하도록 본 명세서의 일부를 구성하지만, 본 발명에 대한 한정을 형성하지는 않는다.
도 1은 픽셀 어레이의 일부를 도시하는데, 여기서 각각의 픽셀 셀은 RGB의 3개의 컬러의 서브픽셀들을 포함한다.
도 2는 본 발명의 일 실시예에 따른 데이터 취득 모듈의 회로의 구조적 개략도이다.
도 3은 본 발명의 일 실시예에 따른 픽셀 어레이를 구동하기 위한 구동기의 구조적 개략도이다.
도 4는 도 3에 도시된 계산 모듈의 구조적 개략도이다.
도 5 내지 도 7은 다양한 가상 픽셀 어레이들의 개략도들을 도시한다.
도 8은 본 발명의 일 실시예에 따른 구동기를 이용함으로써 구동될 수 있는 픽셀 어레이의 서브픽셀들의 다양한 배열들을 도시한다.
도 9는 2:3의 종횡비를 갖는 실제 서브픽셀들 및 이론적인 서브픽셀들을 도시한다.
도 10은 1:1의 종횡비를 갖는 실제 서브픽셀들 및 이론적인 서브픽셀들을 도시한다.

다음에, 첨부 도면들과 함께 본 발명의 구체적인 구현예들이 상세하게 설명될 것이다. 여기서 설명된 구체적인 구현예들은 본 발명을 설명 및 해석하기 위한 것일 뿐이며, 본 발명을 한정하지는 않는다는 점이 이해되어야 한다.

도 2는 본 발명의 일 실시예에 따른 데이터 취득 모듈의 회로의 구조적 개략도이다. 도 3은 픽셀 어레이를 구동하기 위한 구동기 - 도 2에 도시된 데이터 취득 모듈(100)을 포함함 - 의 구조적 개략도이다.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 데이터 취득 모듈은, 데이터 입력 및 출력 단자(110) - 데이터 입력 및 출력 단자를 통해 데이터가 데이터 취득 모듈로 입력되고, 데이터 입력 및 출력 단자는 데이터를 독립적으로 출력할 수 있음 -; a개의 시프트 레지스터 그룹(도 2는 3개의 시프트 레지스터 그룹을 도시함, 즉 a = 3) - 시프트 레지스터 그룹들 각각은 (b-1)개의 시프트 레지스터를 포함하고(도 2는 각각의 시프트 레지스터 그룹이 2개의 시프트 레지스터를 포함한다고 도시함, 즉 b = 3), 각각의 시프트 레지스터의 출력 단자는 데이터를 독립적으로 출력할 수 있음 -; 및 (a-1)개의 시프트 레지스터 그룹에 각각 대응하는 (a-1)개의 직렬 접속된 선입 선출(FIFO) 메모리(도 2에는 2개의 FIFO 메모리가 도시되어 있음) - 각각의 FIFO 메모리의 출력 단자는 대응하는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단자에 접속되고, 각각의 FIFO 메모리의 출력 단자는 데이터를 독립적으로 출력할 수 있음 - 를 포함한다. 추가로, a개의 시프트 레지스터 그룹에서 대응하는 FIFO 메모리를 갖지 않는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단자, 및 (a-1)개의 직렬 접속된 FIFO 메모리에서의 마지막 FIFO 메모리의 입력 단자는 데이터 입력 및 출력 단자에 접속된다.

도 2에 도시된 바와 같이, 3개의 시프트 레지스터 그룹(reg_grop1, reg_grop2 및 reg_grop3) 중의 각각의 시프트 레지스터 그룹은 2개의 시프트 레지스터를 포함한다. 시프트 레지스터 그룹(reg_grop1)은 시프트 레지스터 reg11 및 reg12를 포함하고, 시프트 레지스터 그룹(reg_grop2)은 시프트 레지스터 reg21 및 reg22를 포함하고, 시프트 레지스터 그룹(reg_grop3)은 시프트 레지스터 reg31 및 reg32를 포함한다. 추가로, 2개의 직렬 접속된 FIFO 메모리(fifo1 및 fifo2)는 시프트 레지스터 그룹(reg_grop1)에서의 마지막 시프트 레지스터(reg12) 및 시프트 레지스터 그룹(reg_grop2)에서의 마지막 시프트 레지스터(reg22)에 접속된다.

도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 픽셀 어레이를 구동하기 위한 구동기는, 디스플레이될 이미지의 이론적인 픽셀 어레이의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 수신하기 위한 신호 입력 인터페이스(Ⅰ); 데이터 처리 유닛(Ⅱ); 데이터 처리 유닛(Ⅱ)의 제2 메모리(C)에 저장된 실제 일루미넌스 신호들을 픽셀 어레이로 출력하기 위한 출력 인터페이스(Ⅲ); 및 데이터 처리 유닛(Ⅱ)의 서브픽셀 렌더러(B)의 데이터 취득 모듈(100)의 데이터 입력 및 출력의 타이밍을 제어하기 위한 타이밍 제어 유닛(Ⅳ)을 포함한다.

데이터 처리 유닛(Ⅱ)은 실제 픽셀들의 m개의 행×n개의 열의 픽셀 어레이를 구동하기 위한 것이고, 각각의 실제 픽셀은 서로 상이한 컬러들을 갖는 복수의 실제 서브픽셀을 포함한다. 도 3에 도시된 바와 같이, 데이터 처리 유닛(Ⅱ)은 제1 메모리(A), 서브픽셀 렌더러(B), 제2 메모리(C) 및 인에이블 신호 발생기(D)를 포함한다.

제1 메모리(A)는 디스플레이될 이미지의 이론적인 픽셀 어레이의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 저장하기 위한 것이고, 디스플레이될 이미지의 이론적인 픽셀 어레이는 이론적인 픽셀들의 M개의 행×N개의 열을 포함하고, 여기서 N > n, M ≥ m이다.

서브픽셀 렌더러(B)는 도 2에 도시된 데이터 취득 모듈(100), 계산 모듈(200) 및 실제 일루미넌스 신호 발생기(300)를 포함한다. 데이터 취득 모듈(100)은 계산될 실제 서브픽셀에 대응하는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 제1 메모리(A)로부터 획득하고, 데이터 입력 및 출력 단자(110), FIFO 메모리들(fifo1 및 fifo2), 및 시프트 레지스터 그룹들(reg_grop1 내지 reg_grop3)에서의 각각의 시프트 레지스터를 통해 동시에 이러한 취득된 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 출력한다. 계산 모듈(200)은 데이터 취득 모듈(100)에 의해 출력되는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들에서의 각각의 이론적인 서브픽셀의 일루미넌스 값을 이용하여, 실제 서브픽셀의 일루미넌스 값을 계산한다. 실제 일루미넌스 신호 발생기(300)는 계산 모듈(200)에 의해 계산되는 실제 서브픽셀의 일루미넌스 값에 따라 실제 일루미넌스 신호를 발생시킨다.

제2 메모리(C)는 실제 일루미넌스 신호 발생기(300)에 의해 발생된 실제 일루미넌스 신호를 저장하기 위한 것이다.

타이밍 제어 유닛(Ⅳ)은, 타이밍 시작 신호 및 타이밍 종료 신호를 포함하는 타이밍 신호(CLK)를 송신할 수 있다.

실제 서브픽셀의 일루미넌스 값을 계산할 때, 데이터 취득 모듈(100)은 계산될 실제 서브픽셀에 대응하는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 제1 메모리(A)로부터 취득할 필요가 있다. 데이터의 b개의 조각(즉, b개의 이론적인 서브픽셀들의 일루미넌스 값들)의 첫번째 그룹이 데이터 취득 모듈(100)의 데이터 입력 및 출력 단자(110)로 전송된 이후에, 타이밍 제어 유닛(Ⅳ)은 데이터의 b개의 조각의 그룹이 후속하여 전송될 때마다 타이밍 시작 신호를 송신하여, 데이터 처리 유닛(Ⅱ)의 인에이블 신호 발생기(D)로 하여금 데이터를 저장하는 데이터 취득 모듈(100)의 FIFO 메모리들로 인에이블 신호를 송신하게 하고, FIFO 메모리들이 데이터를 판독하게 하고; 또한, 데이터의 a번째 그룹의 데이터의 처음 (b-1)개의 조각이 데이터 취득 모듈(100)의 a번째 시프트 레지스터 그룹(예를 들어, reg_grop3)의 각각의 시프트 레지스터들(예를 들어, reg31 및 reg32)로 전송된 이후에, 타이밍 제어 유닛(Ⅳ)은 타이밍 종료 신호를 송신하여, 데이터 취득 모듈(100)의 데이터 입력 및 출력 단자(110), 각각의 FIFO 메모리들(fifo1 및 fifo2), 및 각각의 시프트 레지스터 그룹들(reg_grop1 내지 reg_grop3)에서의 각각의 시프트 레지스터가 데이터를 동시에 출력하게 한다.

타이밍 제어 유닛(Ⅳ)에 의해 송신된 시작 타이밍 신호를 수신한 이후에, 인에이블 신호 발생기(D)는 데이터를 저장하는 데이터 취득 모듈(100)의 FIFO 메모리들로 인에이블 신호를 송신하여, FIFO 메모리들이 데이터를 판독하게 한다.

본 발명의 일 실시예에 따르면, 본 발명의 전술한 실시예에 따른 데이터 취득 모듈(100)을 이용함으로써 데이터를 취득하기 위한 방법이 제공되는데, 이 방법은, 데이터의 b개의 조각의 첫번째 그룹이 데이터 취득 모듈(100)의 데이터 입력 및 출력 단자로 전송된 이후에, 데이터의 b개의 조각의 그룹이 전송될 때마다, 데이터 취득 모듈(100)의 선입 선출 메모리들이 데이터를 판독하는 단계; 및 데이터의 a번째 그룹의 데이터의 처음 (b-1)개의 조각이 데이터 취득 모듈(100)의 a번째 시프트 레지스터 그룹의 각각의 시프트 레지스터들로 전송된 이후에, 데이터 취득 모듈(100)의 데이터 입력 및 출력 단자, 각각의 선입 선출 메모리들, 및 각각의 시프트 레지스터 그룹들에서의 각각의 시프트 레지스터가 데이터를 동시에 출력하는 단계를 포함한다.

다음에, 본 발명의 일 실시예에 따른 데이터 취득 모듈(100)의 작동 원리들이 도 2를 참조함으로써 상세하게 추가로 설명될 것이다. 도 2에 도시된 실시예에서, 실제 서브픽셀의 일루미넌스 값이 계산될 때, 데이터 취득 모듈(100)은 계산될 실제 서브픽셀에 대응하는 3×3개의 이론적인 서브픽셀의 일루미넌스 값들을 취득할 필요가 있다.

데이터의 3개의 조각(d11, d12 및 d13)의 첫번째 그룹이 데이터 입력 및 출력 단자(110)를 통해 데이터 취득 모듈(100)로 전송될 때, 타이밍 제어 유닛(Ⅳ)은 타이밍 시작 신호를 송신하지 않는다. 이 때, 데이터의 3개의 조각의 첫번째 그룹은 2개의 직렬 접속된 FIFO 메모리 중 마지막 FIFO 메모리에, 즉 FIFO 메모리(fifo2)에 저장된다.

데이터의 3개의 조각(d21, d22 및 d23)의 두번째 그룹이 데이터 입력 및 출력 단자(110)를 통해 데이터 취득 모듈(100)로 입력될 때, 타이밍 제어 유닛(Ⅳ)은 첫번째 타이밍 시작 신호를 인에이블 신호 발생기(D)로 송신한다. 인에이블 신호 발생기(D)가 첫번째 타이밍 시작 신호를 수신한 이후에, 이 인에이블 신호 발생기는 FIFO 메모리(fifo2)로 인에이블 신호를 송신한다. FIFO 메모리(fifo2)가 인에이블 신호를 수신한 이후에, 이 메모리는 내부에 저장되어 있는 데이터의 3개의 조각(d11, d12 및 d13)의 그룹을 직렬 접속된 선행 FIFO 메모리, 즉 FIFO 메모리(fifo1)로 판독하는 한편, 데이터의 3개의 조각(d21, d22 및 d23)의 두번째 그룹을 FIFO 메모리(fifo2)에 저장한다.

동일한 방식으로, 데이터의 3개의 조각의 세번째 그룹(즉, 데이터의 3개의 조각의 마지막 그룹)(d31, d32 및 d33)이 데이터 입력 및 출력 단자(110)를 통해 데이터 취득 모듈(100)로 입력될 때, 2개의 직렬 접속된 FIFO 메모리(fifo1 및 fifo2) 양쪽 모두는 데이터의 3개의 조각의 그룹을 저장한다. 이 때, 타이밍 제어 유닛(Ⅳ)은 마지막 타이밍 시작 신호를 송신한다. 인에이블 신호 발생기(D)가 마지막 타이밍 시작 신호를 수신한 이후에, 이 인에이블 신호 발생기는 FIFO 메모리들(fifo1 및 fifo2)로 인에이블 신호들을 송신한다. FIFO 메모리들(fifo1 및 fifo2)은 이 메모리들에 접속된 시프트 레지스터 그룹들(reg_grop1 및 reg_grop2)에서의 각각의 시프트 레지스터들로 데이터를 출력하기 시작한다. 추가로, 데이터의 3개의 조각(d31, d32 및 d33)의 세번째 그룹 중의 데이터의 2개의 조각(d31 및 d32)은 세번째 시프트 레지스터 그룹(reg_grop3)의 각각의 시프트 레지스터들(reg31 및 reg32)로 또한 입력된다.

데이터의 3개의 조각의 각각의 그룹에서, 첫번째 데이터(예를 들어, d11)는 2번의 지연 이후에 2개의 시프트 레지스터를 포함하는 시프트 레지스터 그룹 중의 첫번째 시프트 레지스터(예를 들어, reg11)에 도달한다. 추가로, 대응하는 FIFO 메모리(예를 들어, fifo1)에는, 데이터의 3개의 조각의 그룹 중의 데이터의 마지막 조각(예를 들어, d13)이 여전히 저장된다. 이 때, 타이밍 제어 유닛(Ⅳ)은 타이밍 종료 신호를 송신하여, 데이터 취득 모듈(100)의 데이터 입력 및 출력 단자(110), FIFO 메모리들(fifo1 및 fifo2), 및 시프트 레지스터 그룹들(reg_grop1 및 reg_grop3)에서의 각각의 시프트 레지스터들이 데이터를 동시에 출력하게 한다. 따라서, 데이터의 3×3 조각이 동시에 출력될 수 있다.

본 발명의 일 실시예에 따른 데이터 취득 모듈(100)은 하드웨어 디바이스이고, 소프트웨어의 계산 속도보다 더 빠른 계산 속도를 갖는다. 그러므로, 본 발명의 일 실시예에 따른 데이터 취득 모듈(100)은 데이터의 a×b(예를 들어, 3×3) 조각을 급속하게 취득하기 위해 이용될 수 있다.

도 4는 도 3에 도시된 계산 모듈(200)의 구조적 개략도이다. 본 발명은 계산 모듈(200)의 구체적인 구조를 제한하지는 않으며, 도 4에 도시된 계산 모듈의 구조는 예시적인 실시예일 뿐이다.

도 3 및 도 4를 참조하면, 계산 모듈(200)은, 데이터 취득 모듈(100)에 의해 출력되는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 각각 수신하는 a×b개의 승산기(210)를 포함하고, 이러한 승산기들 각각에서, 수신된 이론적인 서브픽셀의 일루미넌스 값은 대응하는 필터링 계수와 승산된다. 추가로, 계산 모듈(200)은 가산기(220) 및 변환 모듈(230)을 더 포함한다. 가산기(220)는 a×b개의 승산기(210)에 의해 획득되는 a×b개의 곱들을 합산하기 위한 것이고, 변환 모듈(230)은 가산기(220)에 의해 획득되는 합계를 실제 서브픽셀의 실제 일루미넌스 값으로 변환하기 위한 것이다.

도 4에 도시된 구현예에서, 9개의 적색의 이론적인 서브픽셀과 대응하는 필터링 계수들의 곱들이 동시에 계산되고, 9개의 곱들의 합계가 계산된다. R11은 데이터(d11)(도 2 참조)에 대응하는 적색의 이론적인 서브픽셀의 일루미넌스 값을 표시한다. 동일한 방식으로, R33은 데이터(d33)(도 2 참조)에 대응하는 적색의 이론적인 서브픽셀의 일루미넌스 값을 표시한다.

공간 필터링 방법에서, 실제 서브픽셀의 실제 일루미넌스 값은, 위치에 있어서 실제 서브픽셀에 대응하는 이론적인 서브픽셀의 일루미넌스 값의 일부와, 이 이론적인 서브픽셀 주위의 이론적인 서브픽셀들의 일루미넌스 값들의 일부의 합계이다. "이론적인 서브픽셀의 일루미넌스 값의 일부"에 관하여, 그것은 1보다 작은 초기 계수와 "이론적인 서브픽셀의 일루미넌스 값"을 승산함으로써 획득될 수 있다. 그리고, 각각의 "이론적인 서브픽셀들의 일루미넌스 값들"에 대응하는 초기 계수들의 합계는 1이다.

본 발명은 승산기(210)에서의 계산에 이용되는 필터링 계수들을 제한하지는 않는다. 승산기가 정수들에 대한 계산만을 수행할 수 있기 때문에, 필터링 계수들은 정수들이어야 한다는 점을 이해하는 것은 쉽다. 본 발명의 일 실시예에 따르면, 각각의 필터링 계수들을 획득하기 위해서 공간 필터링 방법에서 이용되는 초기 계수들에 대해 시프트 연산이 수행될 수 있다. 예를 들어, 초기 계수는 획득된 필터링 계수가 정수라는 것을 보장하기 위해서 2¹⁶과 승산될 수 있다. 그러므로, 변환 모듈(230)의 기능은 가산기(220)에 의해 계산된 합계를 추가로 시프트하는 것이다. 예를 들어, 변환 모듈(230)의 기능은 가산기(220)에 의해 출력되는 합계를 2¹⁶으로 제산하는 것이다.

에지들에 있는 실제 서브픽셀들의 실제 일루미넌스 값들을 계산하기 위해서, 데이터 처리 유닛(Ⅱ)은, 디스플레이될 이미지의 첫번째 열 및 마지막 열의 외부에서 그리고 첫번째 행 및 마지막 행의 외부에서 각각의 서브픽셀들의 일루미넌스 값들이 모두 0인 가상 픽셀들을 보충하여, 디스플레이될 이미지의 이론적인 픽셀 어레이에 대응하는 가상 픽셀 어레이를 형성하기 위한 에지 프로세서(이 도면에는 도시되지 않음)를 또한 포함한다. 제1 메모리는 가상 픽셀 어레이의 각각의 픽셀의 서브픽셀들의 일루미넌스 값들을 수신하여 저장한다.

도 5 내지 도 7은 다양한 가상 픽셀 어레이들의 개략도들을 도시한다. 도 5는 a = 3일 때 에지 프로세서를 이용함으로써 획득되는 가상 픽셀 어레이의 개략도를 도시하고; 도 6은 a = 5일 때 에지 프로세서를 이용함으로써 획득되는 가상 픽셀 어레이의 개략도를 도시하고; 도 7은 a = 9일 때 에지 프로세서를 이용함으로써 획득되는 가상 픽셀 어레이의 개략도를 도시한다.

본 발명의 일 실시예에 따른 데이터 취득 모듈(100)을 포함하는 데이터 처리 유닛(Ⅱ)은 공간 필터링 방법을 이용함으로써 디스플레이될 이미지의 서브픽셀들의 일루미넌스 신호들을 처리하기에 적합하다.

실제 서브픽셀의 실제 일루미넌스 값을 계산하기 위한 복수(a×b개)의 이론적인 서브픽셀은 위치에 있어서 실제 서브픽셀에 대응하는 동일한 컬러의 이론적인 서브픽셀, 및 이 이론적인 서브픽셀 주위의 동일한 컬러의 [(a×b)-1]개의 이론적인 서브픽셀을 포함한다.

본 발명의 바람직한 실시예에 따르면, a = b = 3이고, 3개의 이론적인 서브픽셀의 첫번째 행에 대응하는 필터링 계수들은 각각 459, 7733 및 0이고; 3개의 이론적인 서브픽셀의 두번째 행에 대응하는 필터링 계수들은 각각 13631, 31850 및 3670이고; 3개의 이론적인 서브픽셀의 세번째 행에 대응하는 필터링 계수들은 각각 459, 7733 및 0이다.

이전에 설명된 바와 같이, 필터링 계수들은 초기 계수와 2¹⁶의 곱이다. 그러므로, 3개의 이론적인 서브픽셀의 첫번째 행의 초기 계수들은 각각 0.007, 0.118 및 0이고; 3개의 이론적인 서브픽셀의 두번째 행의 초기 계수들은 각각 0.208, 0.786 및 0.056이고; 3개의 이론적인 서브픽셀의 세번째 행의 초기 계수들은 각각 0.007, 0.118 및 0이다. 모든 초기 계수들의 합계는 1이다. 이에 대응하여, 변환 모듈(230)은 실제 서브픽셀의 일루미넌스 값을 얻기 위해 가산기(220)에 의해 획득되는 합계를 2¹⁶으로 제산하기 위한 시프트 유닛을 포함할 수 있다.

다음에, 공간 필터링 방법을 이용함으로써 픽셀 어레이를 구동하기 위한 방법이 설명될 것이다. 본 발명의 일 실시예에 따른 픽셀 어레이를 구동하기 위한 방법은 다음의 단계들을 포함한다:

디스플레이될 이미지에서의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 획득하는 단계(도 3에 도시된 제1 메모리(A)에 의해 실행됨);

실제 서브픽셀들의 실제 일루미넌스 값들을 계산하는 단계(도 3에 도시된 서브픽셀 렌더러(B)에 의해 실행됨); 및

계산된 실제 일루미넌스 값들을 이용함으로써 픽셀 어레이에서의 대응하는 실제 서브픽셀들을 구동하는 단계.

실제 서브픽셀들의 실제 일루미넌스 값들을 계산하는 단계는 다음의 단계들을 포함한다:

계산될 실제 서브픽셀에 대응하는 복수의 이론적인 서브픽셀의 이론적인 그레이 스케일 신호 값들을 획득하는 단계(도 3에 도시된 데이터 취득 모듈(100)에 의해 실행됨);

계산될 실제 서브픽셀에 대응하는 복수의 이론적인 서브픽셀에서의 각각의 이론적인 서브픽셀의 획득된 그레이 스케일 신호 값을 이용함으로써 실제 서브픽셀의 그레이 스케일 신호 값을 계산하는 단계(도 3에 도시된 계산 모듈(200)에 의해 실행됨); 및

실제 서브픽셀의 계산된 일루미넌스 값에 대응하는 실제 일루미넌스 신호를 발생시키는 단계(도 3에 도시된 실제 일루미넌스 신호 발생기(300)에 의해 실행됨).

공간 필터링 방법을 이용하여 픽셀 어레이를 구동하는 것은, 디스플레이되는 이미지가 동일한 크기에서 더 높은 해상도의 디스플레이 효과를 갖게 할 수 있다. 본 발명은 공간 필터링 방법에서 이용되는 복수의 이론적인 서브픽셀의 일루미넌스 값들을 취득하기 위해 하드웨어(즉, 데이터 취득 모듈(100))를 이용하기 때문에, 본 발명에 의해 제공된 구동 방법은 단시간 소모 및 고효율을 갖고, 그에 의해 본 발명에 따른 픽셀 어레이를 포함하는 디스플레이 디바이스의 반응 속도를 증가시킬 수 있다.

본 발명의 일 실시예에 따르면, 데이터 처리 유닛(Ⅱ)은 동일한 FPGA에 통합된다.

도 8 내지 도 10은 본 발명의 일 실시예에 따른 구동기를 이용하여 구동될 수 있는 픽셀 어레이의 서브픽셀들의 다양한 배열들을 도시한다.

도 8에 도시된 배열에서, 픽셀 어레이에서의 실제 서브픽셀들은 스태거형 구조로 배열된다. 구체적으로, 실제 서브픽셀들의 두번째 행은 실제 서브픽셀들의 첫번째 행으로부터 실제 서브픽셀의 절반만큼 스태거링된다.

본 발명이 적용가능한 픽셀 어레이에서, 각각의 실제 서브픽셀의 크기는 각각의 이론적인 서브픽셀의 크기보다 더 크다. 예시적인 실시예에 따르면, 각각의 실제 서브픽셀의 종횡비는 2:3(도 4에서 b 내지 g에 도시됨) 내지 1:1(도 5에 도시됨)이고, 각각의 이론적인 서브픽셀의 종횡비는 1:3(도 4에서 a에 도시됨) 또는 1:4이다. 실제 서브픽셀들의 크기가 크기 때문에, 이들은 제조하기가 비교적 쉽다.

본 발명의 일 실시예에 따른 데이터 처리 유닛(Ⅱ)을 이용하면 공간 필터링 방법을 급속하게 실행하여, 픽셀 어레이를 구동하는데 요구되는 시간을 감소시키며, 디스플레이 디바이스의 반응 속도를 개선할 수 있다.

본 발명의 일 실시예에 따르면, 출력 인터페이스(Ⅲ)는 모바일 산업 프로세서 인터페이스(즉, DVI 인터페이스)를 포함하고, 신호 입력 인터페이스(Ⅰ)는 디지털 비디오 인터페이스(즉, MIPI 인터페이스)를 포함한다.

본 발명에 따른 픽셀 어레이를 구동하기 위한 구동기는 픽셀 어레이를 포함하는 디스플레이 디바이스에 적용될 수 있다. 픽셀 어레이는 복수의 픽셀을 포함하고, 각각의 픽셀은 상이한 컬러들의 3개의 서브픽셀을 포함할 수 있고, 서브픽셀들의 종횡비는 2:3 내지 1:1이다.

디스플레이 디바이스는 텔레비전, 컴퓨터, 모바일 전화 및 태블릿 컴퓨터와 같은 전자 디바이스일 수 있다.

본 발명에 의해 제공된 데이터 취득 모듈 및 데이터를 취득하기 위한 방법은 디스플레이 분야에 제한되지는 않으며, 데이터 취득이 필요한 다른 분야들에 또한 적용될 수 있다는 점을 이해하는 것은 쉽다.

전술한 구현예들은 본 발명의 원리들을 설명하기 위해 이용되는 예시적인 구현예들일 뿐이며, 본 발명은 이에 제한되지는 않는다는 점이 이해될 수 있다. 본 기술분야의 통상의 기술자에 대해, 본 발명의 사상 및 본질로부터 벗어나지 않고 다양한 변형들 및 개선들이 이루어질 수 있으며, 이러한 변형들 및 개선들은 또한 본 발명의 보호 범위 내에 있는 것으로 간주된다.

Claims

데이터 취득 모듈로서,
데이터 입력 및 출력 단자 - 상기 데이터 입력 및 출력 단자를 통해 데이터가 상기 데이터 취득 모듈로 입력되고, 상기 데이터 입력 및 출력 단자는 데이터를 독립적으로 출력할 수 있음 -;
a개의 시프트 레지스터 그룹 - 상기 시프트 레지스터 그룹들 각각은 (b-1)개의 직렬 접속된 시프트 레지스터를 포함하고, 각각의 시프트 레지스터의 출력 단자는 데이터를 독립적으로 출력할 수 있고, a 및 b는 1보다 큰 정수임 -; 및
(a-1)개의 시프트 레지스터 그룹에 각각 대응하는 (a-1)개의 직렬 접속된 선입 선출 메모리 - 상기 선입 선출 메모리들 중의 각각의 선입 선출 메모리의 출력 단자는 대응하는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단자에 접속되고, 상기 선입 선출 메모리들 중의 각각의 선입 선출 메모리의 출력 단자는 데이터를 독립적으로 출력할 수 있음 -
를 포함하고,
상기 a개의 시프트 레지스터 그룹에서 대응하는 선입 선출 메모리를 갖지 않는 시프트 레지스터 그룹에서의 마지막 시프트 레지스터의 입력 단자, 및 상기 (a-1)개의 직렬 접속된 선입 선출 메모리에서의 마지막 선입 선출 메모리의 입력 단자는 상기 데이터 입력 및 출력 단자에 접속되고,
상기 마지막 선입 선출 메모리 이외의 선입 선출 메모리의 입력은 상기 대응하는 시프트 레지스터 그룹의 이전의 시프트 레지스터 그룹의 선입 선출 메모리들의 출력에 연결되는 데이터 취득 모듈.
픽셀 어레이를 구동하기 위한 데이터 처리 유닛으로서 - 상기 픽셀 어레이는 실제 픽셀들의 m개의 행×n개의 열을 포함하고, 각각의 실제 픽셀은 서로 상이한 컬러들을 갖는 복수의 실제 서브픽셀을 포함함 -,
디스플레이될 이미지의 이론적인 픽셀 어레이의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 저장하기 위한 제1 메모리 - 상기 디스플레이될 이미지의 이론적인 픽셀 어레이는 이론적인 픽셀들의 M개의 행×N개의 열을 포함하고, N > n, M ≥ m임 -;
서브픽셀 렌더러 - 상기 서브픽셀 렌더러는,
제1항의 데이터 취득 모듈 - 상기 데이터 취득 모듈은 계산될 실제 서브픽셀에 대응하는 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 상기 제1 메모리로부터 취득하고, 상기 데이터 입력 및 출력 단자, 상기 선입 선출 메모리들, 및 상기 시프트 레지스터 그룹들에서의 시프트 레지스터들 각각을 통해 동시에 상기 취득된 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 출력함 -;
상기 데이터 취득 모듈에 의해 출력되는 상기 a×b개의 이론적인 서브픽셀의 일루미넌스 값들에서의 각각의 이론적인 서브픽셀의 일루미넌스 값을 이용하여, 상기 실제 서브픽셀의 일루미넌스 값을 계산하는 계산 모듈; 및
상기 계산 모듈에 의해 계산되는 상기 실제 서브픽셀의 일루미넌스 값에 따라 실제 일루미넌스 신호를 발생시키는 실제 일루미넌스 신호 발생기
를 포함함 -;
시작 타이밍 신호를 수신한 이후에, 상기 데이터를 저장하는 상기 데이터 취득 모듈의 상기 선입 선출 메모리로 인에이블 신호를 송신하여, 상기 선입 선출 메모리가 상기 데이터를 판독하게 하는 인에이블 신호 발생기; 및
상기 실제 일루미넌스 신호 발생기에 의해 발생된 상기 실제 일루미넌스 신호를 저장하기 위한 제2 메모리
를 포함하는 데이터 처리 유닛.
제2항에 있어서,
상기 계산 모듈은,
상기 데이터 취득 모듈에 의해 출력되는 상기 a×b개의 이론적인 서브픽셀의 일루미넌스 값들을 각각 수신하는 a×b개의 승산기 - 상기 승산기들 각각에서, 상기 수신된 이론적인 서브픽셀의 일루미넌스 값은 대응하는 필터링 계수와 승산됨 -;
상기 a×b개의 승산기에 의해 취득되는 a×b개의 곱들을 합산하는 가산기; 및
상기 가산기에 의해 취득되는 합계를 상기 실제 서브픽셀의 실제 일루미넌스 값으로 변환하는 변환 모듈
을 포함하는 데이터 처리 유닛.
제2항에 있어서,
상기 디스플레이될 이미지의 첫번째 열 및 마지막 열의 외부에서 그리고 첫번째 행 및 마지막 행의 외부에서 각각의 서브픽셀들의 일루미넌스 값들이 모두 0인 가상 픽셀들을 보충하여, 상기 디스플레이될 이미지의 이론적인 픽셀 어레이에 대응하는 가상 픽셀 어레이를 형성하기 위한 에지 프로세서를 더 포함하고,
상기 제1 메모리는 상기 가상 픽셀 어레이의 각각의 픽셀의 각각의 서브픽셀들의 일루미넌스 값들을 수신하여 저장하는 데이터 처리 유닛.
제3항에 있어서,
필터링 계수는 초기 계수와 2¹⁶의 곱이고, 모든 초기 계수들의 합계는 1이고,
상기 변환 모듈은, 상기 실제 서브픽셀의 일루미넌스 값을 얻기 위해 상기 가산기에 의해 취득되는 합계를 2¹⁶으로 제산하기 위한 시프트 유닛을 포함하는 데이터 처리 유닛.
제5항에 있어서,
a = 3, b = 3이고, 이론적인 서브픽셀들의 첫번째 행에 대응하는 필터링 계수들은 각각 459, 7733 및 0이고, 이론적인 서브픽셀들의 두번째 행에 대응하는 필터링 계수들은 각각 13631, 31850 및 3670이고, 이론적인 서브픽셀들의 세번째 행에 대응하는 필터링 계수들은 각각 459, 7733 및 0인 데이터 처리 유닛.
픽셀 어레이를 구동하기 위한 구동기로서,
디스플레이될 이미지의 이론적인 픽셀 어레이의 각각의 이론적인 픽셀의 이론적인 서브픽셀들의 일루미넌스 값들을 수신하기 위한 신호 입력 인터페이스;
제2항 내지 제6항 중 어느 한 항의 데이터 처리 유닛;
상기 데이터 처리 유닛의 상기 제2 메모리에 저장된 실제 일루미넌스 신호들을 상기 픽셀 어레이로 출력하기 위한 출력 인터페이스; 및
상기 데이터 처리 유닛의 상기 서브픽셀 렌더러의 상기 데이터 취득 모듈의 데이터 입력 및 출력 타이밍을 제어하기 위한 타이밍 제어 유닛
을 포함하고,
데이터의 b개의 조각의 첫번째 그룹이 상기 데이터 취득 모듈의 상기 데이터 입력 및 출력 단자로 전송된 이후에, 상기 타이밍 제어 유닛은 데이터의 b개의 조각의 그룹이 후속하여 전송될 때마다 타이밍 시작 신호를 송신하여, 상기 데이터 처리 유닛의 상기 인에이블 신호 발생기로 하여금 상기 데이터를 저장하는 상기 데이터 취득 모듈의 상기 선입 선출 메모리들로 인에이블 신호를 송신하게 하고, 상기 선입 선출 메모리들이 상기 데이터를 판독하게 하고,
데이터의 a번째 그룹의 데이터의 처음 (b-1)개의 조각이 상기 데이터 취득 모듈의 a번째 시프트 레지스터 그룹의 각각의 시프트 레지스터들로 전송된 이후에, 상기 타이밍 제어 유닛은 타이밍 종료 신호를 송신하여, 상기 데이터 취득 모듈의 상기 데이터 입력 및 출력 단자, 각각의 선입 선출 메모리들, 및 각각의 시프트 레지스터 그룹들에서의 각각의 시프트 레지스터들이 상기 데이터를 동시에 출력하게 하는 구동기.
제7항에 있어서,
상기 출력 인터페이스는 모바일 산업 프로세서 인터페이스를 포함하고/하거나,
상기 신호 입력 인터페이스는 디지털 비디오 인터페이스를 포함하는 구동기.
디스플레이 디바이스로서,
픽셀 어레이, 및 제7항의 픽셀 어레이를 구동하기 위한 구동기를 포함하고,
상기 픽셀 어레이는 복수의 픽셀을 포함하고, 각각의 픽셀은 상이한 컬러들의 3개의 서브픽셀을 포함하고, 상기 서브픽셀들의 종횡비는 2:3 내지 1:1인 디스플레이 디바이스.
제1항의 데이터 취득 모듈을 이용함으로써 데이터를 취득하기 위한 방법으로서,
데이터의 b개의 조각의 첫번째 그룹이 상기 데이터 취득 모듈의 상기 데이터 입력 및 출력 단자로 전송된 이후에, 데이터의 b개의 조각의 그룹이 전송될 때마다, 상기 데이터 취득 모듈의 상기 선입 선출 메모리들이 데이터를 판독하게 하는 단계; 및
데이터의 a번째 그룹의 데이터의 처음 (b-1)개의 조각이 상기 데이터 취득 모듈의 a번째 시프트 레지스터 그룹의 각각의 시프트 레지스터들로 전송된 이후에, 상기 데이터 취득 모듈의 상기 데이터 입력 및 출력 단자, 각각의 선입 선출 메모리들, 및 각각의 시프트 레지스터 그룹들에서의 각각의 시프트 레지스터가 데이터를 동시에 출력하게 하는 단계
를 포함하는 방법.