CN113823240B - 显示装置 - Google Patents

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Abstract

一种像素排列结构的驱动方法、驱动芯片、显示装置和计算机可读存储介质。驱动方法包括：根据位于第i‑1列第j‑1行的第一逻辑子像素的理论数据信号、位于第i‑1列第j行的第一逻辑子像素的理论数据信号，得到位于第i列第j行的第一子像素的实际数据信号；根据位于第i列第j行的第三逻辑子像素的理论数据信号，得到位于第i列第j行的第三子像素的实际数据信号；根据位于第i+1列第j‑1行的第二逻辑子像素的理论数据信号、位于第i+1列第j行的第二逻辑子像素的理论数据信号，得到位于第i+1列第j行的第二子像素的实际数据信号；根据位于第i列第j‑1行的第三逻辑子像素的理论数据信号，得到位于第i列第j‑1行的第三子像素的实际数据信号。

Description

显示装置
本申请是2018年12月13日递交的中国专利申请第201811525578.3号的分案申请。
技术领域
本公开的实施例涉及一种像素排列结构的驱动方法、驱动芯片、显示装置和计算机可读存储介质。
背景技术
随着显示技术的不断发展，人们对于显示装置的分辨率的要求也越来越高。由于具有显示质量高等优点，高分辨率显示装置的应用范围也越来越广。通常，可通过减小像素的尺寸和减小像素间的间距来提高显示装置的分辨率。然而，像素的尺寸和像素间的间距的减少对制作工艺的精度要求也越来越高，从而会导致显示装置的制作工艺的难度和制作成本的增加。
子像素渲染(Sup-Pixel Rendering，SPR)技术可以利用人眼对不同色彩子像素的分辨率的差异，改变常规的红、绿、蓝三色子像素简单定义一个像素的模式，通过不同的像素间共享某些位置分辨率不敏感颜色的子像素，用相对较少的子像素数，模拟实现相同的像素分辨率表现能力，从而降低制作工艺的难度和制作成本。
发明内容
本公开至少一实施例提供一种像素排列结构的驱动方法，所述像素排列结构包括多个重复单元，每个所述重复单元包括一个第一子像素、一个第二子像素和两个第三子像素；所述多个重复单元沿行方向排列以形成多个重复单元组，所述多个重复单元组沿列方向排列，所述行方向和所述列方向不平行；所述像素排列结构中的多个子像素组成阵列排布的多个虚拟像素，每个所述虚拟像素包括一个第一子像素和一个第三子像素，或者，每个所述虚拟像素包括一个第二子像素和一个第三子像素；所述多个虚拟像素沿所述行方向和所述列方向排列以形成像素阵列，若一个重复单元中的第一子像素和两个第三子像素中的第一个属于位于第i列第j行的虚拟像素，则所述一个重复单元中的第二子像素属于位于第i+1列第j行的虚拟像素，所述一个重复单元中的两个第三子像素中的第二个属于位于第i列第j-1行的虚拟像素；对于所述一个重复单元，所述驱动方法包括：根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到所述位于第i列第j行的第一子像素的实际数据信号；根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j行的第三子像素的实际数据信号；根据位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到所述位于第i+1列第j行的第二子像素的实际数据信号；根据位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j-1行的第三子像素的实际数据信号；i为大于等于2的正整数，j为大于等于2的正整数。
例如，在本公开一些实施例提供的驱动方法中，所述位于第i列第j行的第一子像素的实际数据信号表示为：
Figure BDA0003288083930000021
其中，Xi,j表示所述位于第i列第j行的第一子像素的实际数据信号，xi-1,j-1表示所述位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号，xi-1,j表示所述位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi-1,j-1和xi-1,j的权重，γ为常数；
所述位于第i列第j行的第三子像素的实际数据信号表示为：
Gi,j＝gi,j
其中，Gi,j表示所述位于第i列第j行的第三子像素的实际数据信号，gi,j表示所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号；
所述位于第i+1列第j行的第二子像素的实际数据信号表示为：
Figure BDA0003288083930000022
其中，Yi+1,j表示所述位于第i+1列第j行的第一子像素的实际数据信号，yi+1,j-1表示所述位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号，yi+1,j表示所述位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi+1,j-1和yi+1,j的权重；
所述位于第i列第j-1行的第三子像素的实际数据信号表示为：
Gi,j-1＝gi,j-1
其中，Gi,j-1表示所述位于第i列第j-1行的第三子像素的实际数据信号，gi,j-1表示所述位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号。
例如，在本公开一些实施例提供的驱动方法中，α1和α2均为0.5，β1和β2也均为0.5。
例如，在本公开一些实施例提供的驱动方法中，在每个所述重复单元中，所述第一子像素为红色子像素，所述第二子像素为蓝色子像素，所述两个第三子像素为绿色子像素，所述第一逻辑子像素为红色子像素，所述第二逻辑子像素为蓝色子像素，所第三逻辑子像素为绿色子像素；或者在每个所述重复单元中，所述第一子像素为蓝色子像素，所述第二子像素为红色子像素，所述两个第三子像素为绿色子像素，所述第一逻辑子像素为蓝色子像素，所述第二逻辑子像素为红色子像素，所述第三逻辑子像素为绿色子像素。
例如，在本公开一些实施例提供的驱动方法中，所述行方向和所述列方向分别为在同一平面内相互垂直的两个方向。
例如，在本公开一些实施例提供的驱动方法中，所述多个重复单元组中的相邻重复单元组沿所述行方向彼此错开排列。
例如，在本公开一些实施例提供的驱动方法中，在每个所述重复单元中，所述第一子像素和所述第二子像素沿所述行方向排列，所述两个第三子像素沿所述列方向排列。
例如，在本公开一些实施例提供的驱动方法中，所述像素排列结构的中部部分，奇数组重复单元排列相同，偶数组重复单元排列相同，每一个重复单元组的位于同一重复单元中的两个第三子像素的中心连线的延长线位于相邻重复单元组中与所述两个第三子像素直接相邻的第一子像素的中心和第二子像素的中心之间。
例如，在本公开一些实施例提供的驱动方法中，在所述行方向上，所述两个第三子像素位于所述第一子像素和所述第二子像素之间。
例如，在本公开一些实施例提供的驱动方法中，在每个所述重复单元中，所述第一子像素的中心和所述第二子像素的中心的连线位于所述两个第三子像素的中心之间。
例如，在本公开一些实施例提供的驱动方法中，在每个所述重复单元中，所述第一子像素和所述第二子像素的沿所述列方向的尺寸大于其沿所述行方向的尺寸。
例如，在本公开一些实施例提供的驱动方法中，所述第一子像素和所述第二子像素的形状均为六边形，所述六边形的三组对边均平行；所述两个第三子像素每个的形状为五边形，所述五边形包括一组平行的对边以及一条垂直边，所述垂直边与所述一组平行的对边垂直，所述两个第三子像素的垂直边相邻设置；所述第一子像素中一组较长的平行对边、所述第二子像素中一组较长的平行对边、所述第三子像素中的所述一组平行的对边平行。
例如，在本公开一些实施例提供的驱动方法中，在每个所述重复单元中，所述第一子像素和所述第二子像素的排列顺序相同。
本公开至少一实施例还提供一种像素排列结构的驱动方法，所述像素排列结构包括多个重复单元，每个重复单元包括一个第一子像素、一个第二子像素和两个第三子像素；所述多个重复单元沿列方向排列以形成多个重复单元组，所述多个重复单元组沿行方向排列，所述行方向和所述列方向不平行；所述像素排列结构中的多个子像素组成阵列排布的多个虚拟像素，每个所述虚拟像素包括一个第一子像素和一个第三子像素，或者，每个所述虚拟像素包括一个第二子像素和一个第三子像素；所述多个虚拟像素沿所述行方向和所述列方向排列以形成像素阵列，若一个重复单元中的第一子像素和两个第三子像素中的第一个属于位于第i列第j行的虚拟像素，则所述一个重复单元中的第二子像素属于位于第i列第j+1行的虚拟像素，所述一个重复单元中的两个第三子像素中的第二个属于位于第i-1列第j行的虚拟像素；对于所述一个重复单元，所述驱动方法包括：根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到所述位于第i列第j行的第一子像素的实际数据信号；根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j行的第三子像素的实际数据信号；根据位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i列第j+1行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到所述位于第i列第j+1行的第二子像素的实际数据信号；根据位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i-1列第j行的第三子像素的实际数据信号；i为大于等于2的正整数，j为大于等于2的正整数2。
例如，在本公开一些实施例提供的驱动方法中，所述位于第i列第j行的第一子像素的实际数据信号表示为：
Figure BDA0003288083930000051
其中，Xi,j表示所述位于第i列第j行的第一子像素的实际数据信号，xi-1,j-1表示所述位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号，xi,j-1表示所述位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi-1,j-1和xi,j-1的权重，γ为常数；
所述位于第i列第j行的第三子像素的实际数据信号表示为：
Gi,j＝gi,j
其中，Gi,j表示所述位于第i列第j行的第三子像素的实际数据信号，gi,j表示所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号；
所述位于第i列第j+1行的第二子像素的实际数据信号表示为：
Figure BDA0003288083930000052
其中，Yi,j+1表示所述位于第i列第j+1行的第一子像素的实际数据信号，yi-1,j+1表示所述位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号，yi,j+1表示所述位于第i列第j+1的第五逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi-1,j+1和yi,j+1的权重；
所述位于第i-1列第j行的第三子像素的实际数据信号表示为：
Gi-1,j＝gi-1,j
其中，Gi-1,j表示所述位于第i-1列第j行的第三子像素的实际数据信号，gi,j-1表示所述位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号。
例如，在本公开一些实施例提供的驱动方法中，α1和α2均为0.5，β1和β2也均为0.5。
例如，在本公开一些实施例提供的驱动方法中，在每个重复单元中，所述第一子像素和所述第二子像素沿所述列方向排列，所述两个第三子像素沿所述行方向排列。
例如，在本公开一些实施例提供的驱动方法中，在所述列方向上，所述两个第三子像素位于所述第一子像素和所述第二子像素之间。
例如，在本公开一些实施例提供的驱动方法中，所述像素排列结构的中部部分，奇数组重复单元排列相同，偶数组重复单元排列相同，每一个重复单元组的位于同一重复单元中的两个第三子像素的中心连线的延长线位于相邻重复单元组中与所述两个第三子像素直接相邻的第一子像素中心和第二子像素中心之间。
本公开至少一实施例还提供一种驱动芯片，包括：存储器，用于存储非暂时性计算机可读指令；处理器，被配置为运行所述非暂时性计算机可读指令，其中，所述非暂时性计算机可读指令被所述处理器运行时执行根据上述任一项所述的驱动方法。
本公开至少一实施例还提供一种显示装置，包括上述的驱动芯片。
本公开至少一实施例还提供一种计算机可读存储介质，用于存储非暂时性计算机可读指令，当所述非暂时性计算机可读指令由计算机执行时执行根据上述任一项所述的驱动方法。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种像素排列结构的子像素渲染算法的示意图；
图2A为一种像素排列结构显示白色的横线时的示意图；
图2B为一种像素排列结构显示白色的竖线时的示意图；
图3A为本公开一实施例提供的一种像素排列结构的局部结构示意图；
图3B为本公开一实施例提供的一种像素排列结构中的一种重复单元的结构示意图；
图3C为本公开一实施例提供的一种像素排列结构中的另一种重复单元的结构示意图；
图4为本公开一实施例提供的一种像素排列结构的驱动方法的流程图；
图5A为本公开一实施例提供的一种像素排列结构中的像素阵列的一种局部结构示意图；
图5B为本公开一实施例提供的一种像素排列结构中的像素阵列的另一种局部结构示意图；
图6为本公开一实施例提供的一种像素排列结构的边缘结构示意图；
图7A为本公开一实施例提供的一种像素排列结构采用一种子像素渲染算法显示白色的横线时的示意图；
图7B为本公开一实施例提供的一种像素排列结构采用一种子像素渲染算法显示白色的竖线时的示意图；
图7C为本公开一实施例提供的另一种像素排列结构采用一种子像素渲染算法显示白色的横线时的示意图；
图7D为本公开一实施例提供的另一种像素排列结构采用一种子像素渲染算法显示白色的竖线时的示意图；
图8A为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的横线时的示意图；
图8B为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的竖线时的示意图；
图9A为本公开另一实施例提供的一种像素排列结构的局部结构示意图；
图9B为本公开另一实施例提供的一种像素排列结构中的重复单元的结构示意图；
图10为本公开另一实施例提供的一种像素排列结构的驱动方法的流程图；
图11为本公开一实施例提供的一种像素排列结构中的像素阵列的局部结构示意图；
图12A为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的横线时的示意图；
图12B为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的竖线时的示意图；
图13为本公开一实施例提供的一种驱动芯片的示意性框图；
图14为本公开一实施例提供的一种显示装置的示意性框图。
具体实施方式
为了使得本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
像素是显示图像的最小独立表现单元。目前，在彩色显示装置中，像素包括红色(red，R)子像素、绿色(green，G)子像素、蓝色(blue，B)子像素，从而该像素能独立地表现对应色彩空间的各种色彩。由红色子像素、绿色子像素、蓝色子像素构成的像素通常称真红绿蓝(real-RGB)像素。目前，主流彩色显示装置均采用这种real-RGB像素模式，彩色显示装置中的驱动电路也是针对这种real-RGB像素模式设计的。
当显示面板的显示分辨率与人眼分辨率水平相当时，可以利用人眼对不同颜色子像素的分辨率的差异，改变三个子像素(即红色子像素、蓝色子像素和绿色子像素)组成一个像素的模式。通过不同的像素间共享子像素，实现虚拟像素技术。在虚拟像素技术中，SPR技术可以按某种算法根据相邻多个real-RGB像素中的红色子像素的数据信号得到一个虚拟像素中的红色子像素的数据信号，以及根据相邻多个real-RGB像素中的蓝色子像素的数据信号得到一个虚拟像素中的蓝色子像素的数据信号，从而实现数据信号共享。好的算法可以较多地保留real-RGB像素中的红色子像素和蓝色子像素的数据信号的有效信息，仅丢失人眼不敏感(通常是高空间频率)的信息。
目前，在一种子像素渲染算法中，两个虚拟像素的数据信号可以根据相邻多个真实像素的数据信号得到。需要说明的是，该多个真实像素位于同一行。在该像素排列结构的驱动方法中，虚拟像素与真实像素的信号转换算法为简单行内变换，即虚拟像素中的绿色子像素的数据信号等同于对应的真实像素中的绿色子像素的数据信号，虚拟像素中的红色子像素的数据信号由相邻的两个真实像素的红色子像素的数据信号按亮度平均确定，虚拟像素中的蓝色子像素的数据信号由相邻的两个真实像素的蓝色子像素的数据信号按亮度平均确定。
图1为一种像素排列结构的子像素渲染算法的示意图。如图1所示，在像素排列结构中，虚拟像素的排列方式为RGBG-stripe排列方式，四个子像素构成同行的两个虚拟像素，即第一虚拟像素和第二虚拟像素，第一虚拟像素位于第j行第i列，第二虚拟像素位于第j行第i+1列。第一虚拟像素包括红色子像素(R)和绿色子像素(G)，第二虚拟像素包括蓝色子像素(B)和绿色子像素(G)。第一虚拟像素的数据信号根据第一真实像素和第二真实像素的数据信号得到，第二虚拟像素的数据信号根据第二真实像素和第三真实像素的数据信号得到，第一真实像素位于第j行第i-1列，第二真实像素位于第j行第i列，第三真实像素位于第j行第i+1列。每个真实像素(第一真实像素或第二真实像素或第三真实像素)均包括红色子像素、蓝色子像素和绿色子像素。需要说明的是，图1所示的真实像素的排列方式为RGBRGB-stripe排列方式。
如图1所示，根据该子像素渲染算法，第一虚拟像素中的红色子像素的数据信号可以表示如下：
Figure BDA0003288083930000091
其中，R0 i,j表示第一虚拟像素中的红色子像素的数据信号，ri-1,j表示第一真实像素中的红色子像素的数据信号，ri,j表示第二真实像素中的红色子像素的数据信号，γ为常数。
第一虚拟像素中的绿色子像素的数据信号可以表示如下：
G0 i,j＝gi,j  (1.2)
其中，G0 i,j表示第一虚拟像素中的绿色子像素的数据信号，gi,j表示第二真实像素中的绿色子像素的数据信号，γ为常数。
第二虚拟像素中的蓝色子像素的数据信号可以表示如下：
Figure BDA0003288083930000101
其中，B0 i+1,j表示第一虚拟像素中的蓝色子像素的数据信号，bi,j表示第二真实像素中的蓝色子像素的数据信号，bi+1,j表示第三真实像素中的蓝色子像素的数据信号，γ为常数。
第二虚拟像素中的绿色子像素的数据信号可以表示如下：
G0 i+1,j＝gi+1,j  (1.4)
其中，G0 i+1,j表示第二虚拟像素中的绿色子像素的数据信号，gi+1,j表示第三真实像素中的绿色子像素的数据信号，γ为常数。
图2A为一种像素排列结构显示白色的横线时的示意图，图2B为一种像素排列结构显示白色的竖线时的示意图。
例如，如图2A和图2B所示，一种像素排列结构采用RGBG-diamond排列方式，即每行虚拟像素中，各子像素采用RGBG的排列方式，一个虚拟像素包括一个红色(R)子像素和一个绿色(G)子像素，或者一个虚拟像素包括一个蓝色(B)子像素和一个绿色(G)子像素。显示白色的横线时，以位于第i列第j行的虚拟像素21和位于第i+1列和第j行的虚拟像素22为例进行说明，其中，虚拟像素21包括红色子像素和绿色子像素，虚拟像素22包括蓝色子像素和绿色子像素。如图2A所示，若第j行显示白色，位于第j行的所有子像素均发光，即虚拟像素21中的红色子像素和绿色子像素、虚拟像素22中的蓝色子像素和绿色子像素均发光，且所有子像素的亮度均为100％(例如，子像素的灰阶值为255)，由此，在显示面板中，第j行显示白色，即显示一条白色的横线。
显示白色的竖线时，如图2B所示，以位于第i列第j行的虚拟像素21、位于第i+1列和第j行的虚拟像素22、位于第i列和第j+1行的虚拟像素23和位于第i+1列和第j+1行的虚拟像素24为例进行说明，其中，虚拟像素21包括红色子像素和绿色子像素，虚拟像素22包括蓝色子像素和绿色子像素，虚拟像素23包括蓝色子像素和绿色子像素，虚拟像素24包括红色子像素和绿色子像素。如图2B所示，若第i列显示白色，位于第i列的所有子像素均发光，位于第i+1列中的红色子像素和蓝色子像素也均发光，即虚拟像素21中的红色子像素和绿色子像素、虚拟像素22中的蓝色子像素、虚拟像素23中的蓝色子像素和绿色子像素、虚拟像素24中的红色子像素均发光。在第i列中，所有红色子像素和蓝色子像素的亮度均为50％(例如，子像素的灰阶值为128)，所有绿色子像素的亮度均为100％(例如，子像素的灰阶值为255)。在第i+1列中，所有红色子像素和蓝色子像素的亮度均为50％，也就是说，虚拟像素21中的红色子像素、虚拟像素22中的蓝色子像素、虚拟像素23中的蓝色子像素和虚拟像素24中的红色子像素的亮度为50％，虚拟像素21中的绿色子像素和虚拟像素23中的绿色子像素的亮度为100％。由此，在显示面板中，第i列显示白色，即一条白色的竖线。需要说明的是，图2A和图2B中，采用白色方块表示的各子像素不施加数据信号，即采用白色方块表示的各子像素不发光。
虚拟像素的亮度中心位于红色子像素和绿色子像素之间，且虚拟像素的亮度中心靠近绿色子像素。如图2A和图2B所示，红色子像素和绿色子像素之间的白色圆圈表示虚拟像素的亮度中心，虚拟像素21的亮度中心位于虚拟像素21中的红色子像素和绿色子像素之间，而虚拟像素22的亮度中心则位于虚拟像素22的绿色子像素和位于第i+2列第j行的虚拟像素的红色子像素之间。如图2A所示，显示白色的横线时，第j行中的所有虚拟像素的亮度中心基本处于一条直线上。在图2A和图2B所示的像素排列结构中，在行方向上，红色子像素的中心和蓝色子像素的中心可以在一条直线上，但绿色子像素的中心与红色子像素的中心(或蓝色子像素的中心)不在一条直线上。采用上述公式(1.1)至(1.4)的子像素渲染算法时，白色的横线中绿色子像素集中分布在虚拟像素的下边缘，从而造成显示白色的横线或白图形时，白色的横线或白图形的上边缘偏紫，白色的横线或白图形的下边缘偏绿。而如图2B所示，显示白色的竖线时，第i列中的所有虚拟像素的亮度中心不在同一条直线上。
另外，如图2A和图2B所示，在行方向上，相邻的两个红色子像素(即该两个红色子像素之间不存在红色子像素，但存在一个蓝色子像素)分别位于绿色子像素的两侧，即虚拟像素21中的红色子像素位于与其相邻的绿色子像素(即虚拟像素21中的绿色子像素)的左侧，位于第i+2列和第j行的虚拟像素中的红色子像素位于与其相邻的绿色子像素(即虚拟像素22中的绿色子像素)的右侧，从而影响了以绿色子像素为基础虚拟像素显示的白点的亮度中心分布的均匀性，甚至造成图形的颗粒感。
本公开至少一实施例提供一种像素排列结构的驱动方法、驱动芯片、显示装置和计算机可读存储介质，在该驱动方法中，利用同列不同行或同列不同行的两个逻辑子像素(红或蓝)确定虚拟子像素的数据信号，从而显示面板在显示白线时，在行方向和列方向上，虚拟像素的亮度中心基本位于一条直线上，减弱或消除白线或白图形边缘的色分离，改善由于绿色子像素分布不均匀对像素亮度中心均匀性的不利影响，从而减弱图像边缘的锯齿感或内部颗粒感。
在本公开下面的描述中，“直接相邻”表示两个子像素、两个重复单元、两个重复单元组之间不存在任何子像素。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图3A为本公开一实施例提供的一种像素排列结构的局部结构示意图，图3B为本公开一实施例提供的一种像素排列结构中的一种重复单元的结构示意图，图3C为本公开一实施例提供的一种像素排列结构中的另一种重复单元的结构示意图，图4为本公开一实施例提供的一种像素排列结构的驱动方法的流程图。
例如，如图3A和图3B所示，本公开实施例提供的一种像素排列结构100包括多个重复单元40。多个重复单元40沿行方向X排列以形成多个重复单元组，图3A示出了四个重复单元组，且四个重复单元组分别为第p-1个重复单元组、第p个重复单元组、第p+1个重复单元组和第p+2个重复单元组，例如，p为大于等于2的正整数。多个重复单元组沿列方向Y排列。也就是说，多个重复单元40沿行方向X和列方向Y呈阵列排布。
例如，行方向X和列方向Y不平行。例如，在一些实施例中，行方向X和列方向Y分别为在同一平面内相互垂直的两个方向。
例如，如图3B所示，每个重复单元40包括一个第一子像素401、一个第二子像素402和两个第三子像素403a和403b。
例如，像素排列结构100中的多个子像素组成阵列排布的多个虚拟像素，每个虚拟像素包括一个第一子像素和一个第三子像素，或者，每个虚拟像素包括一个第二子像素和一个第三子像素。例如，如图3A所示，第p个重复单元组包括第一重复单元41，第p+1个重复单元组包括第二重复单元42，第一重复单元41中的第一子像素411和第三子像素413b组成一个虚拟像素，第一重复单元41中的第二子像素412和第二重复单元42中的第三子像素423a组成一个虚拟像素。
需要说明的是，虚拟像素的划分与驱动方式相关，图3A和图3B所示的虚拟像素的划分方式仅是示例性的，虚拟像素的具体划分方式可以根据实际的驱动方式确定，本公开对此不作具体限制。
图5A为本公开一实施例提供的一种像素排列结构中的像素阵列的一种局部结构示意图，图5B为本公开一实施例提供的一种像素排列结构中的像素阵列的另一种局部结构示意图。
例如，如图5A所示，多个虚拟像素沿行方向X和列方向Y排列以形成像素阵列。若一个重复单元40中的第一子像素(例如，图3B所示的第一子像素401)和两个第三子像素中的第一个(例如，图3B所示的第三子像素403b)属于位于第i列第j行的虚拟像素，则一个重复单元40中的第二子像素(例如，图3B所示的第二子像素402)属于位于第i+1列第j行的虚拟像素，一个重复单元中的两个第三子像素中的第二个(例如，图3B所示的第三子像素403a)属于位于第i列第j-1行的虚拟像素。也就是说，每个重复单元中的四个子像素属于三个虚拟像素。
以第一重复单元41为例描述重复单元中的各个子像素的具体位置关系，例如，如图5A所示，在第一重复单元41中，第一子像素411和第三子像素413b属于位于第i列第j行的虚拟像素，第二子像素412属于位于第i+1列第j行的虚拟像素，第三子像素413a属于位于第i列第j-1行的虚拟像素。也就是说，在第一重复单元41中，第一子像素411、第三子像素413a和第三子像素413b位于同一像素列，例如第i列，而第二子像素412则位于第i+1列；第一子像素411、第二子像素412和第三子像素413b位于同一像素行，例如第j行，而第三子像素413a则位于第j-1行。
需要说明的是，在该像素排列结构中，其余重复单元中的各子像素的位置关系与第一重复单元相同，在此不再赘述。
例如，在本公开实施例提供的像素结构包括第一类型的虚拟像素和第二类型的虚拟像素。如图5A所示，第一类型的虚拟像素700包括一个第一子像素411和一个第三子像素413b，第二类型的虚拟像素710包括一个第二子像素412和一个第三子像素423a，第一类型的虚拟像素700中的两个子像素分布在同一个重复单元，例如，第一子像素411和一个第三子像素413b分布在第一重复单元41中；而第二类型的虚拟像素710中的两个子像素分布在两个不同的重复单元，该两个重复单元位于相邻的两个重复单元组，例如，第二子像素412分布在第一重复单元41中，第三子像素423a分布在第二重复单元42中。例如，在行方向和列方向上，相邻两个虚拟像素(即相邻的第一类型的虚拟像素和第二类型的虚拟像素)中的第三子像素分布于不同的重复单元。
例如，在行方向上，第一类型的虚拟像素和第二类型的虚拟像素交替排列；在列方向上，第一类型的虚拟像素和第二类型的虚拟像素也交替排列。
例如，第一类型的虚拟像素700中的两个子像素(即图5A中的第一子像素411和第三子像素413b)的中心连线701和第二类型的虚拟像素710中的两个子像素(即图5A中的第二子像素412和第三子像素423a)的中心连线711不平行。所有第一类型的虚拟像素中的两个子像素的中心连线平行，所有第二类型的虚拟像素中的两个子像素的中心连线平行。
例如，在列方向上，所有第一类型的虚拟像素中的第三子像素和所有第二类型的虚拟像素中的第三子像素的中心位于同一条直线上，所有第一类型的虚拟像素中的第一子像素的中心位于同一条直线上，所有第二类型的虚拟像素中的第二子像素的中心位于同一条直线上；在行方向上，所有第一类型的虚拟像素中的第一子像素和所有第二类型的虚拟像素中的第二子像素的中心位于同一条直线上，所有第一类型的虚拟像素中的第三子像素的中心位于同一条直线上，所有第二类型的虚拟像素中的第三子像素的中心位于同一条直线上。
例如，对于一个重复单元(例如，图3A中的第一重复单元41)，如图4所示，驱动方法包括：
S11：根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到位于第i列第j行的第一子像素的实际数据信号；
S12：根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到位于第i列第j行的第三子像素的实际数据信号；
S13：根据位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到位于第i+1列第j行的第二子像素的实际数据信号；
S14：根据位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到位于第i列第j-1行的第三子像素的实际数据信号。
例如，i为大于等于2的正整数，j为大于等于2的正整数。
例如，在本公开的实施例中，每个逻辑像素(第一逻辑像素或第二逻辑像素或第三逻辑像素或第四逻辑像素或第五逻辑像素或第六逻辑像素)包括第一逻辑子像素、第二逻辑子像素和第三逻辑子像素。每个逻辑像素可以独立地显示彩色空间中的各种色彩，而每个虚拟像素只能显示彩色空间中的部分色彩，例如，一个虚拟像素不能显示纯白色。在本公开中，逻辑像素表示图像信号系统所设定的与显示器物理结构(即本公开提供的像素排列结构中的最小重复单元的构成及重复分布方法等)无关的坐标寻找和基色亮度。
每个逻辑子像素的理论数据信号表示例如数据驱动器生成的数据信号，例如，当每个逻辑像素需要进行显示时，则数据驱动器生成三个理论数据信号，三个理论数据信号分别对应该逻辑像素中的第一逻辑子像素、第二逻辑子像素和第三逻辑子像素，当三个理论数据信号对应的灰阶值均为255时，该逻辑像素显示的颜色为白色。在本公开实施例提供的像素排列结构中，由于每个虚拟像素仅包括两个子像素，数据驱动器生成的数据信号的数量与像素排列结构中的子像素的数量不对应，因此，数据驱动器生成的数据信号不能直接被传输至虚拟像素，数据驱动器生成的数据信号(即各个逻辑子像素对应的理论数据信号)需要经过本公开提供的一种子像素渲染算法转换之后得到每个虚拟像素中的各子像素的实际数据信号，实际数据信号为经过数据线传输至像素排列结构中的每个虚拟像素中的各子像素上的信号。
需要说明的是，各逻辑像素的排列方式可以为RGBRGB-stripe排列方式，且各逻辑像素沿行方向和列方向阵列排布。逻辑像素并不是实际存在的像素，虚拟像素中的子像素是在像素排列结构中真实存在的子像素。例如，逻辑像素和虚拟像素的数量相同，且逻辑像素和虚拟像素是一一对应的，逻辑像素中包含红、绿和蓝三种颜色子像素，而虚拟像素中仅包含红绿蓝三种颜色中两种颜色的子像素。例如，在一些实施例中，显示面板具有h1行h2列虚拟像素，即虚拟像素的数量为h1*h2，此时，该显示面板对应的逻辑像素的数量也为h1*h2，且逻辑像素也阵列排布为h1行h2列，例如，第i列第j行虚拟像素对应于第i列第j行的逻辑像素。虚拟像素的实际数据信号基于逻辑像素的理论数据信号得到，例如，按照位置关系和显示需求，每个虚拟像素中子像素(例如，虚拟像素中的红色子像素)的实际数据信号由与其对应的逻辑像素及其周围的一些逻辑像素中同颜色的子像素(例如，逻辑像素中的红色子像素)的理论数据信号计算得到。
例如，在步骤S11中，位于第i列第j行的第一子像素的实际数据信号表示为：
Figure BDA0003288083930000161
其中，Xi,j表示位于第i列第j行的第一子像素的实际数据信号，xi-1,j-1表示位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号，xi-1,j表示位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi-1,j-1和xi-1,j的权重，γ为常数。
例如，α1和α2可以相同，α1和α2例如可以均为0.5。也就是说，虚拟像素中第一子像素的实际数据信号为两个逻辑像素中的两个第一逻辑子像素的理论数据信号的均值。但本公开不限于此，α1和α2也可以不相同。根据实际像素排列位置，为了防止边缘色偏，α1和α2也可以为0.4或0.6等。
例如，在步骤S12中，位于第i列第j行的第三子像素的实际数据信号表示为：
Gi,j＝gi,j  (2.2)
其中，Gi,j表示位于第i列第j行的第三子像素的实际数据信号，gi,j表示位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号。
例如，在步骤S13中，位于第i+1列第j行的第二子像素的实际数据信号表示为：
Figure BDA0003288083930000162
其中，Yi+1,j表示位于第i+1列第j行的第一子像素的实际数据信号，yi+1,j-1表示位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号，yi+1,j表示位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi+1,j-1和yi+1,j的权重，γ为常数。
例如，β1和β2可以相同，β1和β2例如可以均为0.5。也就是说，虚拟像素中第二子像素的实际数据信号为两个逻辑像素中的两个第二逻辑子像素的理论数据信号的均值。但本公开不限于此，β1和β2也可以不相同。根据实际像素排列位置，为了防止边缘色偏，β1和β2也可以为0.4或0.6等。
例如，在步骤S14中，位于第i列第j-1行的第三子像素的实际数据信号表示为：
Gi,j-1＝gi,j-1  (2.4)
其中，Gi,j-1表示位于第i列第j-1行的第三子像素的实际数据信号，gi,j-1表示位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号。
需要说明的是，对于公式(2.1)和公式(2.3)中的权重系数α1、α2、β1和β2，在一些情况下，在显示器的显示区域的物理边缘，在一些示例中，当第一子像素和第二子像素集中在物理边缘的外侧时，为了防止边缘色偏，会降低最外侧的逻辑子像素对应的子像素(例如，第一子像素或第二子像素)的信号的权重，由此，公式(2.1)中的α1和α2之和可能会小于1，公式(2.3)中的β1和β2之和也可能会小于1，α1、α2、β1和β2的具体数值根据实际情况设置，本公开对此不作限制。在另一些情况下，在显示器的显示区域的内部，在显示图形时，当第一子像素和第二子像素集中在显示图形的边缘外侧时，也需要通过调整权重系数以修正色偏。在又一些情况下，当实现显示特殊图形/图案时，因为其与像素排列结构中的子像素发生干涉而产生失真，也可以通过调整权重系数进行修正，在这种情况下，为确保图形/图案亮度不致有大的波动，权重系数α1和α2之和通常为1，权重系数β1和β2之和也通常为1。
例如，γ表示数据信号与显示亮度的关系，γ可以为2.2。对于虚拟像素，例如当位于第i列第j行的第一子像素的实际数据信号为Xi,j时，则位于第i列第j行的第一子像素的显示亮度表示为：
Figure BDA0003288083930000171
其中，LX表示位于第i列第j行的第一子像素的显示亮度，CX由位于第i列第j行的第一子像素的物理特性决定。例如当位于第i+1列第j行的第二子像素的实际数据信号为Yi+1,j时，则位于第i+1列第j行的第二子像素的显示亮度表示为：
Figure BDA0003288083930000172
其中，LY表示位于第i+1列第j行的第二子像素的显示亮度，CY由位于第i+1列第j行的第二子像素的物理特性决定。以此类推。例如，对于逻辑像素，例如当第一逻辑像素的第一逻辑子像素的理论数据信号为xi-1,j-1时，则第一逻辑像素的第一逻辑子像素能够显示的亮度表示为：
Figure BDA0003288083930000181
其中，Lx表示第一逻辑像素的第一逻辑子像素能够显示的亮度，Cx由第一逻辑像素的第一逻辑子像素的物理特性决定。例如当第四逻辑像素的第二逻辑子像素的理论数据信号为yi+1,j-1时，则第四逻辑像素的第二逻辑子像素能够显示的亮度表示为：
Figure BDA0003288083930000182
其中，Ly表示第四逻辑像素的第二逻辑子像素能够显示的亮度，Cy由第四逻辑像素的第二逻辑子像素的物理特性决定。以此类推。
需要说明的是，在上述公式(2.1)至(2.4)中，下标i和j表示各子像素(例如，虚拟像素的子像素或逻辑像素的逻辑子像素)的像素寻址坐标。
例如，在本公开实施例提供的像素排列结构中，根据公式(2.1)可知，第一子像素的实际数据信号由第一逻辑像素和第二逻辑像素中的第一逻辑子像素的理论数据信号决定，该第一逻辑像素和第二逻辑像素位于同一列，该第一逻辑像素和第二逻辑像素位于不同行。根据公式(2.3)可知，第二子像素的实际数据信号由第四逻辑像素和第五逻辑像素中的第二逻辑子像素的理论数据信号决定，第四逻辑像素和第五逻辑像素位于同一列，第四逻辑像素和第五逻辑像素位于不同行。根据公式(2.2)和公式(2.4)可知，第三子像素的实际数据信号由对应的逻辑像素中的第三逻辑子像素的理论数据信号决定，该像素排列结构中的各第三子像素与各逻辑像素中的第三逻辑子像素一一对应。
例如，可以按照不同的划分方式确定像素排列结构中的重复单元。与图3A和图3B所示的重复单元的划分方式不同，在一些实施例中，如图3C所示，每个重复单元40'包括一个第一子像素401'、一个第二子像素402'和两个第三子像素403'a和403'b。第一子像素401'和第二子像素402'沿行方向X排列，两个第三子像素(即第三子像素403'a和第三子像素403'b)沿列方向Y排列。在行方向X上，第一子像素401'和第二子像素402'位于两个第三子像素403'a和403'b之间。在每个重复单元40'内，第一子像素401'的中心和第二子像素402'的中心的连线的长度比第三子像素403'a的中心和第三子像素403'b的中心的连线的长度短。第一子像素401'的中心和第二子像素402'的中心的连线和第三子像素403'a的中心和第三子像素403'b的中心的连线彼此垂直平分。
例如，在图3C所示的重复单元中，如图5B所示，若一个重复单元40'中的第三子像素403'b属于位于第i列第j行的虚拟像素，则一个重复单元40'中的第一子像素401'属于位于第i+1列第j+1行的虚拟像素，一个重复单元40'中的第二子像素402'属于位于第i列第j+1行的虚拟像素，一个重复单元40'中的第三子像素403'a属于位于第i列第j+1行的虚拟像素。
在图3C和图5B所示的示例中，在一个重复单元40'中，位于第i列第j行的第三子像素403'b的实际数据信号表示为：
Gi,j＝gi,j
其中，Gi,j表示位于第i列第j行的第三子像素403'b的实际数据信号，gi,j表示位于第i列第j行的逻辑像素的第三逻辑子像素的理论数据信号。
位于第i+1列第j+1行的第一子像素401'的实际数据信号表示为：
Figure BDA0003288083930000191
其中，Xi+1,j+1表示位于第i+1列第j+1行的第一子像素401'的实际数据信号，xi,j表示位于第i列第j行的逻辑像素的第一逻辑子像素的理论数据信号，xi,j+1表示位于第i列第j+1行的第二逻辑像素的第一逻辑子像素的理论数据信号。
位于第i列第j+1行的第二子像素402'的实际数据信号表示为：
Figure BDA0003288083930000192
其中，Yi,j+1表示位于第i列第j+1行的第二子像素402'的实际数据信号，yi,j表示位于第i列第j行的逻辑像素的第二逻辑子像素的理论数据信号，yi,j+1表示位于第i列第j+1行的逻辑像素的第二逻辑子像素的理论数据信号。
位于第i列第j+1行的第三子像素403'a的实际数据信号表示为：
Gi,j+1＝gi,j+1
其中，Gi,j+1表示位于第i列第j+1行的第三子像素403'a的实际数据信号，gi,j+1表示位于第i列第j+1行的逻辑像素的第三逻辑子像素的理论数据信号。
综上所述，按照图3C所示的重复单元的划分方式，每个重复单元中的四个子像素的实际数据信号只需根据两个逻辑像素的理论数据信号计算得到。
下面以图3A和图3B所示的重复单元的划分方式为例详细说明本公开的实施例。
例如，在一些实施例中，在每个重复单元40中，第一子像素401为红色子像素，第二子像素402为蓝色子像素，两个第三子像素403a和403b均为绿色子像素，由此，第一逻辑子像素为红色子像素，第二逻辑子像素为蓝色子像素，第三逻辑子像素为绿色子像素。
又例如，在另一些实施例中，在每个重复单元40中，第一子像素401为蓝色子像素，第二子像素402为红色子像素，两个第三子像素403a和403b均为绿色子像素，由此，第一逻辑子像素为蓝色子像素，第二逻辑子像素为红色子像素，第三逻辑子像素为绿色子像素。
下面以第一子像素401为红色子像素，第二子像素402为蓝色子像素，第三子像素为绿色子像素为例详细说明本公开的实施例。
例如，在一些实施例中，i和j均为2。在偶数行中，第一子像素位于偶数列，第二子像素位于奇数列；在奇数行中，第一子像素位于奇数列，第二子像素位于偶数列。如图5A所示，在第二重复单元42中，第一子像素421和第三子像素423b属于位于第i+1列第j+1行的虚拟像素，第二子像素422属于位于第i+2列第j+1行的虚拟像素，第三子像素423a属于位于第i+1列第j行的虚拟像素。第一重复单元41中的第一子像素411位于第j行，即偶数行，第一重复单元41中的第一子像素411位于第i列，即偶数列；第一重复单元41中的第二子像素412位于第j行，即偶数行，第一重复单元41中的第二子像素412位于第i+1列，即奇数列。第二重复单元42中的第一子像素421位于第j+1行，即奇数行，第二重复单元42中的第一子像素421位于第i+1列，即奇数列；第二重复单元42中的第二子像素422位于第j+1行，即奇数行，第二重复单元42中的第二子像素422位于第i+2列，即偶数列。
例如，在第二重复单元42中，位于第i+1列第j+1行的第一子像素421的实际数据信号表示为：
Figure BDA0003288083930000201
其中，Xi+1,j+1表示位于第i+1列第j+1行的第一子像素的实际数据信号，xi,j表示位于第i列第j行的逻辑像素的第一逻辑子像素的理论数据信号，xi,j+1表示位于第i列第j+1行的逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi,j和xi,j+1的权重，γ为常数。
例如，位于第i+1列第j+1的第三子像素423b的实际数据信号表示为：
Gi+1,j+1＝gi+1,j+1
其中，Gi+1,j+1表示位于第i+1列第j+1行的第三子像素的实际数据信号，gi+1,j+1表示位于第i+1列第j+1行的逻辑像素的第三逻辑子像素的理论数据信号。
例如，位于第i+2列第j+1的第二子像素422的实际数据信号表示为：
Figure BDA0003288083930000211
其中，Yi+2,j+1表示位于第i+2列第j+1行的第一子像素的实际数据信号，yi+2,j表示位于第i+2列第j行的逻辑像素的第二逻辑子像素的理论数据信号，yi+2,j+1表示位于第i+2列第j+1行的逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi+2,j和yi+2,j+1的权重，γ为常数。
例如，位于第i+1列第j行的第三子像素423a的实际数据信号表示为：
Gi+1,j＝gi+1,j
其中，Gi+1,j表示位于第i+1列第j行的第三子像素的实际数据信号，gi+1,j表示位于第i+1列第j行的逻辑像素的第三逻辑子像素的理论数据信号。
图6为本公开一实施例提供的一种像素排列结构的边缘结构示意图。
例如，如图6所示，在奇数行，第一子像素401位于奇数列，第二子像素402位于偶数列；在偶数行，第一子像素401位于偶数列，第二子像素402位于奇数列。像素排列结构中的多个虚拟像素排列为n+1行m+1列，n和m均为正整数，且m和n均为偶数。在第1列中不设置第一子像素401，即图6中虚线椭圆圈出的第一子像素401不存在，第1列中仅设置有第二子像素402和第三子像素403a和403b。而在第m+1列中，仅设置第一子像素401。在第n+1行中，仅设置第一子像素401和第二子像素402。
在本公开实施例提供的驱动方法中，位于第m+1列第1行中的第一子像素的实际数据信号表示为：
Xm+1,1＝xm,1
其中，Xm+1,1表示位于第m+1列第1行的第一子像素的实际数据信号，xm,1表示位于第m列第1行的逻辑像素的第一逻辑子像素的理论数据信号。
除了位于第m+1列第1行中的第一子像素之外，位于第m+1列中的其余第一子像素的实际数据信号表示为：
Figure BDA0003288083930000212
其中，j为整数，且j＝3,5,7，…，n-1，Xm+1,j表示位于第m+1列第j行的第一子像素的实际数据信号，xm,j-1表示位于第m列第j-1行的逻辑像素的第一逻辑子像素的理论数据信号，xm,j表示位于第m列第j行的逻辑像素的第一逻辑子像素的理论数据信号。
由于n为偶数，因此在第n+1行中，第一子像素401位于奇数列，第二子像素402位于偶数列。同时，由于在第一列中不设置第一子像素401，因此，在第n+1行中，在第1列中不设置第一子像素，即第n+1行第1列处不设置子像素。综上，在本公开实施例提供的驱动方法中，位于第n+1行中的第一子像素的实际数据信号表示为：
Xi+1,n+1＝xi,n
其中，i为整数，且i＝2,4,6，…，m，Xi+1,n+1表示位于第i+1列第n+1行的第一子像素的实际数据信号，xi,n表示位于第i列第n行的逻辑像素的第一逻辑子像素的理论数据信号。
位于第n+1行中的第二子像素的实际数据信号表示为：
Yi,n+1＝yi,n
其中，i为整数，且i＝2,4,6，…，m，Yi,n+1表示位于第i列第n+1行的第二子像素的实际数据信号，yi,n表示位于第i列第n行的逻辑像素的第二逻辑子像素的理论数据信号。
例如，如图3B所示，在每个重复单元40中，第一子像素401和第二子像素402沿行方向X排列，两个第三子像素(即第三子像素403a和第三子像素403b)沿列方向Y排列。
例如，在行方向X上，两个第三子像素403a和403b位于第一子像素401和第二子像素402之间。
例如，在每个重复单元40中，第一子像素401和第二子像素402的排列顺序相同。在每个重复单元40中，第一子像素401位于两个第三子像素403a和403b的第一侧，而第二子像素402位于两个第三子像素403a和403b的第二侧。例如，如图3A所示，在第一重复单元41中，在行方向X上，第一子像素411位于两个第三子像素413a和413b的第一侧(例如，图3A示出的右侧)，第二子像素412位于两个第三子像素413a和413b的第二侧(例如，图3A示出的左侧)；在第二重复单元42中，在行方向X上，第一子像素421也位于两个第三子像素423a和423b的第一侧，第二子像素422也位于两个第三子像素423a和423b的第二侧。
例如，在行方向X上，两个第一子像素不直接相邻，任意两个第一子像素之间至少设置有一个第二子像素和两个第三子像素。类似地，在行方向X上，两个第二子像素不直接相邻，任意两个第二子像素之间至少设置有一个第一子像素和两个第三子像素。
例如，如图3B所示，在每个重复单元40内，第一子像素401的中心C1和第二子像素402的中心C2的连线为第一中心线501，第三子像素403a的中心C3和第三子像素403b的中心C4的连线为第二中心线502。第一中心线501的长度长于第二中心线502的长度。
例如，第一中心线501和第二中心线502相互垂直，且第一中心线501与行方向X平行，第二中心线502与列方向Y平行。
例如，如图3B所示，在每个重复单元40中，第一子像素401的中心C1和第二子像素402的中心C2的连线位于两个第三子像素403a和403b的中心C3和C4之间。
需要说明的是，本公开的实施例中给出的中心等是为了便于描述给出的虚拟中心。例如，中心可为重心等，但本公开不限于此。
例如，第一子像素401和第二子像素402关于第二中心线502对称设置，两个第三子像素403a和403b的中心关于第一中心线501对称设置。也就是说，第一子像素401的中心、第二子像素402的中心和两个第三子像素403a和403b的中心可以分别为以第一中心线501和第二中心线502为对角线的菱形的四个顶点。
例如，第一子像素401和第二子像素402的面积均大于每个第三子像素(即第三子像素403a或第三子像素403b)的面积。例如，两个第三子像素403a和403b的面积之和与第一子像素401或第二子像素402的面积相同，但本公开对此不作限制。
需要说明的是，各子像素的面积可以根据发光材料的发光效率具体设置，例如发光材料的发光效率较高，则子像素的面积可以较小；而发光材料的发光效率较低，则子像素的面积可以较大。
例如，第一子像素401和第二子像素402的形状和面积可以相同，两个第三子像素403a和403b的形状和面积可以相同。
例如，第一子像素401和第二子像素402的形状均为六边形，六边形的三组对边均平行。六边形例如可以为等边六边形等。
例如，两个第三子像素403a和403b每个的形状为五边形，五边形包括一组平行的对边以及一条垂直边，垂直边与一组平行的对边垂直；两个第三子像素403a和403b的垂直边相邻设置。
例如，第一子像素401中一组较长的平行对边、第二子像素402中一组较长的平行对边、第三子像素403a中的一组平行的对边、第三子像素403b中的一组平行的对边平行。
需要说明的是，本公开不限于上述描述的形状。例如，第一子像素401和第二子像素402的形状还可以包括矩形或长椭圆形等。第三子像素403a和403b的形状还可以包括矩形(例如，正方形)或菱形等。上述的各子像素的形状为各子像素的发光区域的形状。
例如，如图3B所示，每个重复单元40中，第一子像素401在列方向Y上的尺寸大于第一子像素401在行方向X上的尺寸，第二子像素402在列方向Y上的尺寸大于第二子像素402在行方向X上的尺寸。也就是说，例如，若第一子像素401的形状为矩形时，第一子像素401沿行方向X的边长小于其沿列方向Y的边长。若第一子像素401的形状为长椭圆形，则该长椭圆形的两个焦点的连线与列方向Y大致平行。
需要说明的是，各子像素在行方向X或列方向Y上的长度表示各子像素在行方向X或列方向Y上的最大距离。若以第一子像素401为例，当第一子像素401的形状为矩形时，第一子像素401沿行方向X的最大距离为矩形在行方向X上的边长，第一子像素401沿列方向Y的最大距离为矩形在列方向Y上的边长。
例如，第一子像素401可以关于第一中心线501所在的直线对称。
例如，两个第三子像素403a和403b可以关于第一中心线501对称。
需要说明的是，在本公开中，关于第一子像素401的描述在不矛盾的情况下均适用第二子像素402。
例如，如图3A所示，多个重复单元组中的相邻重复单元组沿行方向X彼此错开排列。例如，在列方向Y上，第p个重复单元组中的重复单元(例如，第一重复单元41)的两个第三子像素的中心的连线的延长线和第p+1个重复单元组中的重复单元(例如，第二重复单元42)的两个第三子像素的中心的连线的延长线不重合。
例如，在一些示例中，p可以为偶数。在像素排列结构100的中部部分，奇数组重复单元(例如，图3A中的第p-1个重复单元组和第p+1个重复单元组)排列相同，偶数组重复单元(例如，图3A中的第p个重复单元组和第p+2个重复单元组)排列相同。每一重复单元组的位于同一重复单元中的两个第三子像素的中心连线的延长线位于相邻重复单元组中与两个第三子像素直接相邻的第一子像素的中心和第二子像素的中心之间。例如，如图3A所示，第p+1个重复单元组还包括第三重复单元43，第三重复单元43和第二重复单元42直接相邻。第三重复单元43包括第一子像素431、第二子像素432和两个第三子像素433a和433b。第一重复单元41中的两个第三子像素413a和413b与第二重复单元42的第一子像素421和第三重复单元43的第二子像素432直接相邻，因此，第p个重复单元组中的第一重复单元41中的两个第三子像素413a和413b的中心连线的延长线位于第p+1个重复单元组中第二重复单元42的第一子像素421和第三重复单元43的第二子像素432之间。
例如，如图3A所示，第p+2个重复单元组包括第四重复单元44，第四重复单元44包括第一子像素441、第二子像素442和两个第三子像素443a和443b。第p个重复单元组和第p+1个重复单元组直接相邻，第p+1个重复单元组和第p+2个重复单元组也直接相邻。
在列方向Y上，第一重复单元41与第二重复单元42直接相邻，第一重复单元41与第三重复单元43也直接相邻；第四重复单元44与第二重复单元42直接相邻，第四重复单元44与第三重复单元43也直接相邻。
第一重复单元41中的两个第三子像素413a和413b的中心位于第四重复单元44中的两个第三子像素443a和443b的中心连线的延长线上，也就是说，第一重复单元41中的两个第三子像素413a和413b的中心和第四重复单元44中的两个第三子像素443a和443b的中心位于一条直线上。第一重复单元41中的第一子像素411的中心和第四重复单元44中的第一子像素441的中心的连线与第一重复单元41中的两个第三子像素413a和413b的中心的连线平行，第一重复单元41中的第二子像素412的中心和第四重复单元44中的第二子像素442的中心的连线与第一重复单元41中的两个第三子像素413a和413b的中心的连线也平行。
图7A为本公开一实施例提供的一种像素排列结构采用一种子像素渲染算法显示白色的横线时的示意图，图7B为本公开一实施例提供的一种像素排列结构采用一种子像素渲染算法显示白色的竖线时的示意图。
例如，如图7A所示，像素排列结构包括位于第i列第j行的第一虚拟像素61、位于第i+1列第j行的第二虚拟像素62和位于第i+2列第j行的第三虚拟像素63，第一虚拟像素61包括第一子像素Ri,j和第三子像素Gi,j，第二虚拟像素62包括第二子像素Bi+1,j和第三子像素Gi+1,j，第三虚拟像素63包括第一子像素Ri+2,j和第三子像素Gi+2,j。当采用一种子像素渲染算法，例如采用上述公式(1.1)至(1.4)的算法，进行驱动以实现显示白色的横线时，如图7A所示，若第j行显示白色，位于第j行的所有子像素均发光，即第一虚拟像素61、第二虚拟像素62和第三虚拟像素63均发光。此时，所有子像素的亮度均为100％(例如，子像素的灰阶值为255)，由此，在显示面板中，第j行显示白色，即显示一条白色的横线。
需要说明的是，图7A中还示出了位于第i-1列第j行的第三子像素Gi-1,j，当第j行显示白色时，第三子像素Gi-1,j也发光，且第三子像素Gi-1,j的亮度也为100％。
例如，如图7B所示，像素排列结构还包括位于第i列第j+1行的第四虚拟像素64，第四虚拟像素64包括第二子像素Bi,j+1和第三子像素Gi,j+1。当采用一种子像素渲染算法，例如采用上述公式(1.1)至(1.4)的算法，进行驱动以实现显示白色的竖线时，如图7B所示，若第i列显示白色，位于第i列的所有子像素均发光，位于第i+1列中的第一子像素和第二子像素也均发光，即第一虚拟像素61中的第一子像素Ri,j和第三子像素Gi,j、第二虚拟像素62中的第二子像素Bi+1,j、第四虚拟像素64中的第二子像素Bi,j+1和第三子像素Gi,j+1均发光。在第i列中，所有第一子像素和第二子像素的亮度均为50％(例如，子像素的灰阶值为128)，所有第三子像素的亮度均为100％(例如，子像素的灰阶值为255)。在第i+1列中，所有第一子像素和第二子像素的亮度均为50％，也就是说，第一虚拟像素61中的第一子像素Ri,j、第二虚拟像素62中的第二子像素Bi+1,j、第四虚拟像素64中的第二子像素Bi,j+1的亮度为50％，第一虚拟像素61中的第三子像素Gi,j、第四虚拟像素64中的第三子像素Gi,j+1的亮度为100％。由此，在显示面板中，第i列显示白色，即一条白色的竖线。
需要说明的是，第二虚拟像素62中的第三子像素G i+1,j不发光。图7B中还示出了位于第i列第j-1行的第三子像素Gi,j-1、位于第i+1列第j+1行的第一子像素Ri+1,j+1、位于第i列第j+2行的第一子像素Ri,j+2、位于第i+1列第j+2行的第二子像素Bi+1,j+2，在第i列显示白色时，第三子像素Gi,j-1、第一子像素Ri+1,j+1、第一子像素Ri,j+2、第二子像素Bi+1,j+2也发光，且第一子像素Ri+1,j+1、第一子像素Ri,j+2、第二子像素Bi+1,j+2的亮度均为50％，第三子像素Gi,j-1的亮度为100％。
在本公开实施例提供的像素排列结构中，虚拟像素的亮度中心位于第一子像素和第三子像素之间。例如，虚拟像素的亮度中心位于第一子像素的中心和第二子像素的中心的连接的三分之一处，且靠近第三子像素。
例如，如图7A和图7B所示，第一子像素和第三子像素之间的白色圆圈表示虚拟像素的亮度中心。P(i,j)(图7A中采用黑色圆圈表示)表示位于第i列第j行的第三逻辑像素的亮度中心，参考公式(1.1-1.3)可知，由于第三逻辑像素的理论数据信号被分配给位于第一虚拟像素61的第一子像素Ri,j和第三子像素Gi,j、第二虚拟像素62的第二子像素Bi+1,j，因此，第一子像素Ri,j、第三子像素Gi,j、第二子像素Bi+1,j显示时，亮度中心位于第一虚拟像素61中的第一子像素Ri,j和第三子像素Gi,j之间。
P(i+1,j)(图7A中采用黑色圆圈表示)表示位于第i+1列第j行的第五逻辑像素的亮度中心，参考公式(1.1，1.3和1.4)可知，由于第五逻辑像素的理论数据信号被分配给第三虚拟像素63的第一子像素Ri+2,j、第二虚拟像素62的第二子像素Bi+1,j和第三子像素Gi+1,j，因此，第一子像素Ri+2,j、第三子像素Gi+1,j、第二子像素Bi+1,j显示时，亮度中心位于第二虚拟像素62的第三色子像素Gi+1,j和第三虚拟像素63的第一子像素Ri+2,j之间。
类似地，如图7A所示，P(i+2,j)(图7A中采用黑色圆圈表示)表示位于第i+2列第j行的逻辑像素的亮度中心，由于位于第i+2列第j行的逻辑像素的理论数据信号被分配给第三虚拟像素63的第一子像素Ri+2,j和第三子像素Gi+2,j、位于第i+3列第j行的第二子像素Bi+3,j(未示出)，因此，第一子像素Ri+2,j、第二子像素Bi+3,j和第三子像素Gi+2,j显示时，亮度中心位于第三虚拟像素63的第一子像素Ri+2,j和第三子像素Gi+2,j之间。
如图7B所示，P(i,j+1)(图7B中采用黑色圆圈表示)表示位于第i列第j+1行的逻辑像素的亮度中心，由于位于第i列第j+1行的逻辑像素的理论数据信号被分配给第四虚拟像素64的第二子像素Bi,j+1和第三子像素Gi+1,j、位于第i+1列第j+1行的第一子像素Ri+1,j+1，因此，第一子像素Ri+1,j+1、第二子像素Bi,j+1和第三子像素Gi+1,j显示时，亮度中心则位于第四虚拟像素64的第三色子像素Gi,j+1和位于第i+1列第j+1行的虚拟像素的第一子像素Ri+1,j+1之间。
如图7A所示，显示白色的横线时，第j行中的所有虚拟像素的亮度中心不处于一条直线上。另外，如图7B所示，显示白色的竖线时，第i列中的所有虚拟像素的亮度中心也不处于一条直线上。
需要说明的是，图7A和图7B中，白色的各子像素不施加数据信号，即该白色的各子像素不发光。另外，图7A和图7B中带箭头的虚线表示子像素寻址。
图7C为本公开一实施例提供的另一种像素排列结构采用一种子像素渲染算法显示白色的横线时的示意图，图7D为本公开一实施例提供的另一种像素排列结构采用一种子像素渲染算法显示白色的竖线时的示意图。
例如，在图7A和图7B所示的示例中，每个重复单元中的四个子像素属于三个虚拟像素。但本公开不限于此，在一些实施例中，一个重复单元中的四个子像素属于两个虚拟像素。如图7C所示，每个重复单元包括第一虚拟像素71和第二虚拟像素72，第一虚拟像素71包括一个重复单元中的第一子像素和两个第三子像素中的第一个，第二虚拟像素72包括一个重复单元中的第二子像素和两个第三子像素中的第二个。也就是说，在图7C和图7D所示的示例中，若一个重复单元中的第一子像素和两个第三子像素中的第一个属于位于第i列第j行的虚拟像素，则一个重复单元中的第二子像素和两个第三子像素中的第二个属于位于第i+1列第j行的虚拟像素。
例如，如图7C所示，像素排列结构包括位于第i列第j行的第一虚拟像素71、位于第i+1列第j行的第二虚拟像素72和位于第i+2列第j行的第三虚拟像素73，第一虚拟像素71包括第一子像素Ri,j和第三子像素Gi,j，第二虚拟像素72包括第二子像素Bi+1,j和第三子像素Gi+1,j，第三虚拟像素73包括第一子像素Ri+2,j和第三子像素Gi+2,j。当采用一种子像素渲染算法，例如采用上述公式(1.1)至(1.4)的算法，进行驱动以实现显示白色的横线时，如图7C所示，若第j行显示白色，位于第j行的所有子像素均发光，即第一虚拟像素71、第二虚拟像素72和第三虚拟像素73均发光。此时，所有子像素的亮度均为100％(例如，子像素的灰阶值为255)，由此，在显示面板中，第j行显示白色，即显示一条白色的横线。
例如，如图7D所示，像素排列结构还包括位于第i列第j+1行的第四虚拟像素74，第四虚拟像素74包括第二子像素Bi,j+1和第三子像素Gi,j+1。当采用一种子像素渲染算法，例如采用上述公式(1.1)至(1.4)的算法，进行驱动以实现显示白色的竖线时，如图7D所示，若第i列显示白色，位于第i列的所有子像素均发光，位于第i+1列中的第一子像素和第二子像素也均发光，即第一虚拟像素71中的第一子像素Ri,j和第三子像素Gi,j、第二虚拟像素72中的第二子像素Bi+1,j、第四虚拟像素74中的第二子像素Bi,j+1和第三子像素Gi,j+1均发光。在第i列中，所有第一子像素和第二子像素的亮度均为50％(例如，子像素的灰阶值为128)，所有第三子像素的亮度均为100％(例如，子像素的灰阶值为255)。在第i+1列中，所有第一子像素和第二子像素的亮度均为50％，也就是说，第一虚拟像素71中的第一子像素Ri,j、第二虚拟像素72中的第二子像素Bi+1,j、第四虚拟像素74中的第二子像素Bi,j+1的亮度为50％，第一虚拟像素71中的第三子像素Gi,j、第四虚拟像素74中的第三子像素Gi,j+1的亮度为100％。由此，在显示面板中，第i列显示白色，即一条白色的竖线。
需要说明的是，第二虚拟像素72中的第三子像素G i+1,j不发光。此外，图7D中还示出了位于第i+1列第j+1行的第一子像素Ri+1,j+1、位于第i列第j+2行的第一子像素Ri,j+2、位于第i+1列第j+2行的第二子像素Bi+1,j+2，在第i列显示白色时，第一子像素Ri+1,j+1、第一子像素Ri,j+2、第二子像素Bi+1,j+2也发光，且第一子像素Ri+1,j+1、第一子像素Ri,j+2、第二子像素Bi+1,j+2的亮度均为50％。
例如，如图7C和图7D所示，第一子像素Ri,j和第三子像素G i,j之间的白色圆圈表示第一虚拟像素71的亮度中心；第二子像素Bi+1,j和第三子像素G i+1,j之间的白色圆圈表示第二虚拟像素72的亮度中心。P(i,j)(图7C中采用黑色圆圈表示)表示位于第i列第j行的逻辑像素的亮度中心，参考公式(1.1-1.3)可知，由于位于第i列第j行的逻辑像素的理论数据信号被分配给位于第一虚拟像素71的第一子像素Ri,j和第三子像素Gi,j、第二虚拟像素72的第二子像素Bi+1,j，因此，第一子像素Ri,j、第三子像素Gi,j、第二子像素Bi+1,j显示时，亮度中心位于第一虚拟像素71中的第一子像素Ri,j和第三子像素Gi,j之间。
P(i+1,j)(图7C中采用黑色圆圈表示)表示位于第i+1列第j行的逻辑像素的亮度中心，参考公式(1.1，1.3和1.4)可知，由于位于第i+1列第j行的逻辑像素的理论数据信号被分配给第三虚拟像素73的第一子像素Ri+2,j、第二虚拟像素72的第二子像素Bi+1,j和第三子像素Gi+1,j，因此，第一子像素Ri+2,j、第三子像素Gi+1,j、第二子像素Bi+1,j显示时，亮度中心位于第二虚拟像素62的第三色子像素Gi+1,j和第三虚拟像素63的第一子像素Ri+2,j之间，如图7C所示，由于第二子像素Bi+1,j位于第一子像素Ri+2,j和第三子像素Gi+1,j之间，由此实际上，亮度中心位于第三子像素Gi+1,j和第二子像素Bi+1,j之间。
类似地，如图7C所示，P(i+2,j)(图7C中采用黑色圆圈表示)表示位于第i+2列第j行的逻辑像素的亮度中心，由于位于第i+2列第j行的逻辑像素的理论数据信号被分配给第三虚拟像素73的第一子像素Ri+2,j和第三子像素Gi+2,j、位于第i+3列第j行的第二子像素Bi+3,j(未示出)，因此，第一子像素Ri+2,j、第二子像素Bi+3,j和第三子像素Gi+2,j显示时，亮度中心位于第三虚拟像素73的第一子像素Ri+2,j和第三子像素Gi+2,j之间。
如图7D所示，P(i,j+1)(图7D中采用黑色圆圈表示)表示位于第i列第j+1行的逻辑像素的亮度中心，由于位于第i列第j+1行的逻辑像素的理论数据信号被分配给第四虚拟像素74的第二子像素Bi,j+1和第三子像素Gi+1,j、位于第i+1列第j+1行的第一子像素Ri+1,j+1，因此，第一子像素Ri+1,j+1、第二子像素Bi,j+1和第三子像素Gi+1,j显示时，亮度中心则位于第四虚拟像素74的第二子像素Bi,j+1和第三色子像素Gi,j+1之间。
如图7B所示，显示白色的横线时，第j行中的所有虚拟像素的亮度中心不处于一条直线上。另外，如图7D所示，显示白色的竖线时，第i列中的所有虚拟像素的亮度中心也不处于一条直线上。
需要说明的是，图7C和图7D中，白色的各子像素不施加数据信号，即该白色的各子像素不发光。另外，图7C和图7D中带箭头的虚线表示子像素寻址。
图8A为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的横线时的示意图，图8B为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的竖线时的示意图。
例如，当采用本公开实施例提供的驱动方法驱动像素排列结构中的各子像素以实现显示白色的横线时，即采用上述公式(2.1)至(2.4)计算各子像素的实际数据信号时，如图8A所示，若第j行显示白色，位于第j行的所有子像素均发光，即第一虚拟像素61、第二虚拟像素62和第三虚拟像素63均发光，位于第j+1行中的第一子像素和第二子像素也均发光，即位于第i列第j+1行的第二子像素Bi,j+1、位于第i+1列第j+1行的第一子像素Ri+1,j+1、位于第i+2列第j+1行的第二子像素Bi+2,j+1、位于第i+3列第j+1行的第一子像素Ri+3,j+1均发光。在第j行中，所有第一子像素和第二子像素的亮度均为50％(例如，子像素的灰阶值为128)，所有第三子像素的亮度均为100％(例如，子像素的灰阶值为255)。在第j+1行中，所有第一子像素和第二子像素的亮度均为50％，也就是说，第二子像素Bi,j+1、第一子像素Ri+1,j+1、第二子像素Bi+2,j+1、第一子像素Ri+3,j+1的亮度为50％。由此，在显示面板中，第j行显示白色，即显示一条白色的横线。
需要说明的是，图8A中还示出了位于第i-1列第j行的第三子像素Gi-1,j，当第j行显示白色时，第三子像素Gi-1,j也发光，且第三子像素Gi-1,j的亮度也为100％。
例如，当采用本公开实施例提供的驱动方法驱动像素排列结构中的各子像素以实现显示白色的竖线时，即采用上述公式(2.1)至(2.4)计算各子像素的实际数据信号时，如图8B所示，若第i列显示白色，位于第i列的所有第二子像素和第三子像素均发光，位于第i+1列中的所有第一子像素也均发光，即第一虚拟像素61中的第三子像素Gi,j、第四虚拟像素64中的第二子像素Bi,j+1和第三子像素Gi,j+1均发光，位于第i列第j-1行中的第三子像素Gi,j-1和位于第i+1列第j+1行中的第一子像素Ri+1,j+1。在第i列中，所有第二子像素和第三子像素均为100％(例如，子像素的灰阶值为255)，在第i+1列中，所有第一子像素的亮度也均为100％，也就是说，第一虚拟像素61中的第三子像素Gi,j、第四虚拟像素64中的第二子像素Bi,j+1和第三子像素Gi,j+1、位于第i列第j-1行中的第三子像素Gi,j-1和位于第i+1列第j+1行中的第一子像素Ri+1,j+1的亮度为100％。由此，在显示面板中，第i列显示白色，即一条白色的竖线。
需要说明的是，在第i列显示白色，位于第i列的所有第一子像素不发光。
例如，如图8A和图8B所示，第一子像素和第三子像素之间的白色圆圈表示虚拟像素的亮度中心。P(i,j)(图8A中采用黑色圆圈表示)表示位于第i列第j行的逻辑像素的亮度中心，P(i+1,j)(图8A中采用黑色圆圈表示)表示位于第i+1列第j行的逻辑像素的亮度中心，P(i+2,j)(图8A中采用黑色圆圈表示)表示位于第i+2列第j行的逻辑像素的亮度中心，P(i,j+1)(图8B中采用黑色圆圈表示)表示位于第i列第j+1行的逻辑像素的亮度中心。
参考公式(2.1-2.3)可知，由于位于第i列第j行的逻辑像素的理论数据信号被分配给位于第一虚拟像素61的第三子像素Gi,j、位于第i列第j+1行的第二子像素Bi,j+1、位于第i+1列第j+1行的第一子像素Ri+1,j+1，因此，第三子像素Gi,j、第二子像素Bi,j+1、第一子像素Ri+1,j+1显示时，亮度中心位于第一虚拟像素61中的第三子像素Gi,j和第一子像素Ri+1,j+1之间。
类似地，由于位于第i+1列第j行的逻辑像素的理论数据信号被分配给位于第二虚拟像素62的第二子像素Bi+1,j和第三子像素Gi+1,j、位于第i+2列第j行的第一子像素Ri+2,j，因此，第一子像素Ri+2,j、第二子像素Bi+1,j和第三子像素Gi+1,j显示时，亮度中心位于第二虚拟像素62中的第三子像素Gi+1,j和第一子像素Ri+2,j之间。
由于位于第i+2列第j行的逻辑像素的理论数据信号被分配给位于第三虚拟像素63的第三子像素Gi+2,j、位于第i+2列第j+1行的第二子像素Bi+2,j+1和位于第i+3列第j+1行的第一子像素Ri+3,j+1，因此，第一子像素Ri+3,j+1、第二子像素Bi+2,j+1和第三子像素Gi+2,j显示时，亮度中心位于第三虚拟像素63的第三子像素Gi+2,j和位于第i+3列第j+1行的第一子像素Ri+3,j+1之间。
由于位于第i列第j+1行的逻辑像素的理论数据信号被分配给位于第四虚拟像素64的第二子像素Bi,j+1和第三子像素Gi,j+1、位于第i+1列第j+1行的第一子像素Ri+1,j+1，因此，第一子像素Ri+1,j+1、第二子像素Bi,j+1和第三子像素Gi,j+1显示时，亮度中心位于第四虚拟像素64的第三色子像素Gi,j+1和位于第i+1列第j+1行的虚拟像素的第一子像素Ri+1,j+1之间。
如图8A所示，显示白色的横线时，在行方向X上，第j行中的所有虚拟像素的亮度中心处于一条直线上。如图8B所示，显示白色的竖线时，在列方向Y上，第i列中的所有虚拟像素的亮度中心也处于一条直线上。
需要说明的是，图8A和图8B中，白色的各子像素不施加数据信号，即该白色的各子像素不发光。另外，图8A和图8B中带箭头的虚线表示子像素寻址。
图9A为本公开另一实施例提供的一种像素排列结构的局部结构示意图，图9B为本公开另一实施例提供的一种像素排列结构中的重复单元的结构示意图，图10为本公开另一实施例提供的一种像素排列结构的驱动方法的流程图。
例如，如图9A和图9B所示，本公开实施例提供的一种像素排列结构200包括多个重复单元80。多个重复单元80沿列方向Y排列以形成多个重复单元组，图9A示出了四个重复单元组，且四个重复单元组分别为第q-1个重复单元组、第q个重复单元组、第q+1个重复单元组和第q+2个重复单元组，例如，q为大于等于2的正整数。多个重复单元组沿行方向X排列。也就是说，多个重复单元80沿行方向X和列方向Y呈阵列排布。
例如，行方向X和列方向Y不平行。
例如，如图9B所示，每个重复单元80包括一个第一子像素801、一个第二子像素802和两个第三子像素803a和803b。
例如，像素排列结构200中的多个子像素组成阵列排布的多个虚拟像素，每个虚拟像素包括一个第一子像素和一个第三子像素，或者，每个虚拟像素包括一个第二子像素和一个第三子像素。例如，如图9A所示，第q个重复单元组包括第五重复单元81，第q+1个重复单元组包括第六重复单元82，第六重复单元82中的第一子像素821和第三子像素823b组成一个虚拟像素，第六重复单元82中的第二子像素822和第五重复单元81中的第三子像素813a组成一个虚拟像素。
图11为本公开一实施例提供的一种像素排列结构中的像素阵列的局部结构示意图。例如，如图11所示，多个虚拟像素沿行方向X和列方向Y排列以形成像素阵列，若一个重复单元中的第一子像素和两个第三子像素中的第一个属于位于第i列第j行的虚拟像素，则一个重复单元中的第二子像素属于位于第i列第j+1行的虚拟像素，一个重复单元中的两个第三子像素中的第二个属于位于第i-1列第j行的虚拟像素。以第五重复单元81为例描述重复单元中的各个子像素的具体位置关系，例如，如图11所示，在第五重复单元81中，第一子像素811和第三子像素813a属于位于第i列第j行的虚拟像素，第二子像素412属于位于第i列第j+1行的虚拟像素，第三子像素813b属于位于第i-1列第j行的虚拟像素。也就是说，在第五重复单元81中，第一子像素811、第三子像素813a和第三子像素813b位于同一像素行，例如第j行，而第二子像素812则位于第j+1行；第一子像素811、第二子像素812和第三子像素813a位于同一像素列，例如第i列，而第三子像素813b则位于第i-1列。
需要说明的是，在该像素排列结构中，其余重复单元中的各子像素的位置关系与第五重复单元81相同，在此不再赘述。图9A中的像素排列结构为图3A所示的像素排列结构整体例如按照顺时针旋转90度得到。在上面关于图3A的像素排列结构的相关说明在不冲突的情况下也适用图9A所示的像素排列结构。
例如，对于一个重复单元(例如，图9A中的第五重复单元81)，如图10所示，驱动方法包括：
S21：根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到位于第i列第j行的第一子像素的实际数据信号；
S22：根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到位于第i列第j行的第三子像素的实际数据信号；
S23：根据位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i列第j+1行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到位于第i列第j+1行的第二子像素的实际数据信号；
S24：根据位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到位于第i-1列第j行的第三子像素的实际数据信号。
例如，i为大于等于2的正整数，j为大于等于2的正整数2。
例如，在步骤S21中，位于第i列第j行的第一子像素的实际数据信号表示为：
Figure BDA0003288083930000341
其中，Xi,j表示位于第i列第j行的第一子像素的实际数据信号，xi-1,j-1表示位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号，xi,j-1表示位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi-1,j-1和xi,j-1的权重，γ为常数。
例如，α1和α2可以相同，α1和α2例如可以均为0.5。也就是说，虚拟像素中第一子像素的实际数据信号为两个逻辑像素中的两个第一逻辑子像素的理论数据信号的均值。但本公开不限于此，α1和α2也可以不相同。
例如，在步骤S22中，位于第i列第j行的第三子像素的实际数据信号表示为：
Gi,j＝gi,j  (3.2)
其中，Gi,j表示位于第i列第j行的第三子像素的实际数据信号，gi,j表示位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号。
例如，在步骤S23中，位于第i列第j+1行的第二子像素的实际数据信号表示为：
Figure BDA0003288083930000351
其中，Yi,j+1表示位于第i列第j+1行的第一子像素的实际数据信号，yi-1,j+1表示位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号，yi,j+1表示位于第i列第j+1的第五逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi-1,j+1和yi,j+1的权重，γ为常数。
例如，β1和β2可以相同，β1和β2例如可以均为0.5。也就是说，虚拟像素中第二子像素的实际数据信号为两个逻辑像素中的两个第二逻辑子像素的理论数据信号的均值。但本公开不限于此，β1和β2也可以不相同。
例如，在步骤S24中，位于第i-1列第j行的第三子像素的实际数据信号表示为：
Gi-1,j＝gi-1,j  (3.4)
其中，Gi-1,j表示位于第i-1列第j行的第三子像素的实际数据信号，gi,j-1表示位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号。
例如，γ表示数据信号与显示亮度的关系，γ可以为2.2。
例如，如图9B所示，在每个重复单元80中，第一子像素801和第二子像素802沿列方向Y排列，两个第三子像素803a和803b沿行方向X排列。
例如，如图9B所示，在列方向Y上，两个第三子像素803a和803b位于第一子像素801和第二子像素802之间。
例如，在一些示例中，q可以为偶数。在像素排列结构200的中部部分，奇数组重复单元(例如，图9A中的第q-1个重复单元组和第q+1个重复单元组)排列相同，偶数组重复单元(例如，图9A中的第q个重复单元组和第q+2个重复单元组)排列相同。每一重复单元组的位于同一重复单元中的两个第三子像素的中心连线的延长线位于相邻重复单元组中与两个第三子像素直接相邻的第一子像素中心和第二子像素中心之间。
图12A为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的横线时的示意图，图12B为本公开一实施例提供的驱动方法驱动像素排列结构显示白色的竖线时的示意图。
例如，如图12A所示，当采用本公开实施例提供的驱动方法驱动像素排列结构中的各子像素以实现显示白色的横线时，即采用上述公式(3.1)至(3.4)计算各子像素的实际数据信号时，如图12A所示，若第j行显示白色，位于第j行的所有第二子像素和第三子像素均发光，位于第j+1行中的所有第一子像素也均发光，也就是说，位于第i-1列第j行的第三子像素Gi-1,j、位于第i列第j行的第三子像素Gi,j、位于第i+1列第j行的第二子像素Bi+1,j、位于第i+1列第j行的第三子像素Gi+1,j、位于第i+1列第j+1行的第一子像素Ri,j均发光。在第j行中，所有第二子像素和第三子像素均为100％，在第j+1行中，所有第一子像素的亮度也均为100％。此时，在显示面板中，第j行显示白色，即显示一条白色的横线。
需要说明的是，在第j行显示白色时，位于第j行的所有第一子像素均不发光。
例如，如图12B所示，当采用本公开实施例提供的驱动方法驱动像素排列结构中的各子像素以实现显示白色的竖线时，即采用上述公式(3.1)至(3.4)计算各子像素的实际数据信号时，如图12B所示，若第i列显示白色，位于第i列的所有子像素均发光，位于第i+1列中的第一子像素和第二子像素也均发光，即位于第i列第j行的第一子像素Ri,j、位于第i列第j行的第三子像素Gi,j、位于第i列第j+1行的第二子像素Bi,j+1、位于第i列第j+1行的第三子像素Gi,j+1、位于第i列第j+2行的第一子像素Ri,j+2、位于第i列第j+2行的第三子像素Gi,j+2、位于第i+1列第j行的第二子像素Bi+1,j、位于第i+1列第j+1行的第一子像素Ri+1,j+1、位于第i+1列第j+2行的第二子像素Bi+1,j+2、位于第i+1列第j+3行的第一子像素Ri+1,j+3均发光。在第i列中，所有第一子像素和第二子像素的亮度均为50％(例如，子像素的灰阶值为128)，所有第三子像素的亮度均为100％(例如，子像素的灰阶值为255)。在第i+1列中，所有第一子像素和第二子像素的亮度均为50％。由此，在显示面板中，第i列显示白色，即显示一条白色的竖线。
例如，如图12A和图12B所示，第一子像素和第三子像素之间的白色圆圈表示虚拟像素的亮度中心。显示白色的横线时，第j行中的所有虚拟像素的亮度中心处于一条直线上。显示白色的竖线时，第i列中的所有虚拟像素的亮度中心也处于一条直线上。
需要说明的是，关于图12A和图12B的详细说明可以参考上述关于图8A和图8B的相关说明，重复之处在此不再赘述。
图13为本公开一实施例提供的一种驱动芯片的示意性框图。
例如，如图13所示，驱动芯片300包括存储器301和处理器302。存储器301用于存储非暂时性计算机可读指令；处理器302被配置为运行所述非暂时性计算机可读指令，所述非暂时性计算机可读指令被所述处理器运行时执行上述任一项实施例所述的驱动方法。
例如，存储器301可以包括一个或多个计算机程序产品的任意组合，计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、可擦除可编程只读存储器(EPROM)、便携式紧致盘只读存储器(CD-ROM)、USB存储器、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序，处理器302可以运行所述非暂时性计算机可读指令，以实现上述任一项实施例所述的驱动方法的步骤。在计算机可读存储介质中还可以存储各种应用程序和各种数据以及应用程序使用和/或产生的各种数据等。
例如，处理器302可以是中央处理单元(CPU)或者具有数据处理能力和/或程序执行能力的其它形式的处理单元。例如，中央处理单元(CPU)可以为X86或ARM架构等。
图14为本公开一实施例提供的一种显示装置的示意性框图。
例如，如图14所示，本公开实施例提供的显示装置310包括数据驱动器311和驱动芯片312。
例如，数据驱动器311被配置为输出数据信号组，数据信号组包括多个理论数据信号，多个理论数据信号与多个逻辑像素的逻辑子像素一一对应。
例如，每个逻辑像素包括第一逻辑子像素、第二逻辑子像素和第三逻辑子像素。
例如，驱动芯片312被配置为接收多个理论数据信号，并根据多个理论数据信号得到多个实际数据信号。多个实际数据信号与像素排列结构中的多个虚拟像素中的子像素一一对应。
例如，显示装置310还可以包括显示面板313，本公开实施例提供的像素排列结构位于显示面板313上。
例如，显示面板313可以为液晶显示面板(LCD)、有机发光二极管显示面板(OLED)等。
例如，数据驱动器311和驱动芯片312也可以集成在显示面板313上。但本公开不限于此，数据驱动器311和驱动芯片312也可以通过柔性电路板等绑定在显示面板313上。
例如，显示装置310可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要说明的是，对于该显示装置310的其它组成部分(例如控制装置、图像数据编码/解码装置、行扫描驱动器、列扫描驱动器、时钟电路等)均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本公开一实施例还提供一种计算机可读存储介质。例如，计算机可读存储介质可以用于存储非暂时性计算机可读指令。在计算机可读存储介质上可以存储一个或多个非暂时性计算机可读指令。例如，当所述非暂时性计算机可读指令由计算机执行时可以执行上述任一实施例所述的驱动方法中的一个或多个步骤。
例如，该计算机可读存储介质可以应用于上述驱动芯片中。例如，计算机可读存储介质可以为图13所示的驱动芯片的存储器301。
例如，关于计算机可读存储介质的说明可以参考图13所示的驱动芯片中关于存储器301的描述，重复之处不再赘述。
对于本公开，还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种显示装置，其中，
所述显示装置包括多个子像素，所述多个子像素包括多个第一子像素、多个第二子像素和多个第三子像素，
所述多个第三子像素排列为I列J行的阵列；
所述显示装置包括多个重复单元，所述多个重复单元中的每个重复单元包括所述多个第一子像素中的一个第一子像素、所述多个第二子像素中的一个第二子像素和所述多个第三子像素中的两个第三子像素；
所述多个重复单元中的一个重复单元中的两个第三子像素沿第一方向排列，所述一个重复单元中的第一子像素和第二子像素沿第二方向排列，或者，所述多个重复单元中的一个重复单元中的两个第三子像素沿第二方向排列，所述一个重复单元中的第一子像素和第二子像素沿第一方向排列，所述第一方向和所述第二方向不平行；
所述多个重复单元沿所述第一方向排列以形成多个重复单元组，所述多个重复单元组沿所述第二方向排列；
所述显示装置包括多个虚拟像素，每个所述虚拟像素包括一个所述第三子像素，且每个所述虚拟像素还包括一个所述第一子像素或一个所述第二子像素；
所述多个虚拟像素沿所述第一方向和所述第二方向排列以形成虚拟像素阵列；
其中，所述一个重复单元中的两个第三子像素所在的虚拟像素分别位于所述虚拟像素阵列中的沿所述第一方向排列的相邻两个虚拟像素行中，且位于所述虚拟像素阵列中的沿所述第二方向排列的同一个虚拟像素列中，所述多个重复单元组中的一个重复单元组中的重复单元中的部分第三子像素所在的虚拟像素和与所述一个重复单元组相邻的重复单元组中的重复单元中的部分第三子像素所在的虚拟像素位于沿所述第一方向排列的同一个的虚拟像素行中；
所述显示装置还包括驱动芯片，所述驱动芯片按照所述虚拟像素阵列进行驱动，所述虚拟像素阵列中的相邻虚拟像素中的第一子像素或第二子像素被共享。
2.根据权利要求1所述的显示装置，其中，在所述多个子像素构成的阵列中，所述一个重复单元中的第一子像素为位于第i列第j行的第一子像素，所述一个重复单元中的第二子像素为位于第i+1列第j行的第二子像素，所述一个重复单元中的两个第三子像素分别为位于第i列第j-1行的第三子像素和位于第i列第j行的第三子像素；
所述一个重复单元中的两个第三子像素分别属于所述虚拟像素阵列中的位于第i列第j行的虚拟像素和位于第i列第j-1行的虚拟像素，所述一个重复单元中的第二子像素属于所述虚拟像素阵列中的位于第i+1列第j行的虚拟像素，
对于所述一个重复单元，所述驱动芯片用于：
根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到所述位于第i列第j行的第一子像素的实际数据信号，其中，所述位于第i-1列第j-1行的第一逻辑像素和所述位于第i-1列第j行的第二逻辑像素为真红绿蓝像素模式中的像素；
根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j行的第三子像素的实际数据信号，其中，所述位于第i列第j行的第三逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j行的第三子像素所在的虚拟像素对应的第三逻辑像素中与所述位于第i列第j行的第三子像素的颜色相同的子像素的数据信号；
根据位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到所述位于第i+1列第j行的第二子像素的实际数据信号，其中，所述位于第i+1列第j-1行的第四逻辑像素和所述位于第i+1列第j行的第五逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i+1列第j行的第二子像素所在的第二子像素的虚拟像素对应的第五逻辑像素中与所述位于第i+1列第j行的第二子像素的颜色相同的子像素的数据信号；
根据位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j-1行的第三子像素的实际数据信号，其中，所述位于第i列第j-1行的第六逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j-1行的第三子像素所在的虚拟像素对应的第六逻辑像素中与所述位于第i列第j-1行的第三子像素颜色相同的子像素的数据信号；
i为大于等于2且小于等于I的正整数，j为大于等于2且小于等于J的正整数。
3.根据权利要求1所述的显示装置，其中，
在所述多个子像素构成的阵列中，所述一个重复单元中的第一子像素为位于第i列第j行的第一子像素，所述一个重复单元中的第二子像素为位于第i+1列第j行的第二子像素，所述一个重复单元中的两个第三子像素分别为位于第i列第j-1行的第三子像素和位于第i列第j行的第三子像素；
在所述一个重复单元中，所述位于第i列第j行的第一子像素和所述第i列第j行的第三子像素属于所述虚拟像素阵列中的位于第i列第j行的虚拟像素，所述位于第i+1列第j行的第二子像素属于所述虚拟像素阵列中的位于第i+1列第j行的虚拟像素，所述位于第i列第j-1行的第三子像素属于所述虚拟像素阵列中的位于第i列第j-1行的虚拟像素，
对于所述一个重复单元，所述驱动芯片用于：
根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到所述位于第i列第j行的第一子像素的实际数据信号，其中，所述位于第i-1列第j-1行的第一逻辑像素和所述位于第i-1列第j行的第二逻辑像素为真红绿蓝像素模式中的像素；
根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j行的第三子像素的实际数据信号，其中，所述位于第i列第j行的第三逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j行的第三子像素所在的虚拟像素对应的第三逻辑像素中与所述位于第i列第j行的第三子像素的颜色相同的子像素的数据信号；
根据位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到所述位于第i+1列第j行的第二子像素的实际数据信号，其中，所述位于第i+1列第j-1行的第四逻辑像素和所述位于第i+1列第j行的第五逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i+1列第j行的第二子像素所在的虚拟像素对应的第五逻辑像素中与所述位于第i+1列第j行的第二子像素的颜色相同的子像素的数据信号；
根据位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j-1行的第三子像素的实际数据信号，其中，所述位于第i列第j-1行的第六逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j-1行的第三子像素所在的虚拟像素对应的第六逻辑像素中与所述位于第i列第j-1行的第三子像素颜色相同的子像素的数据信号；
i为大于等于2且小于等于I的正整数，j为大于等于2且小于等于J的正整数。
4.根据权利要求2或3所述的显示装置，其中，
所述位于第i列第j行的第一子像素的实际数据信号表示为：
Figure FDA0003909446100000041
其中，Xi,j表示所述位于第i列第j行的第一子像素的实际数据信号，xi-1,j-1表示所述位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号，xi-1,j表示所述位于第i-1列第j行的第二逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi-1,j-1和xi-1,j的权重，γ为常数；
所述位于第i列第j行的第三子像素的实际数据信号表示为：
Gi,j＝gi,j
其中，Gi,j表示所述位于第i列第j行的第三子像素的实际数据信号，gi,j表示所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号；
所述位于第i+1列第j行的第二子像素的实际数据信号表示为：
Figure FDA0003909446100000051
其中，Yi+1,j表示所述位于第i+1列第j行的第二子像素的实际数据信号，yi+1,j-1表示所述位于第i+1列第j-1行的第四逻辑像素的第二逻辑子像素的理论数据信号，yi+1,j表示所述位于第i+1列第j行的第五逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi+1,j-1和yi+1,j的权重；
所述位于第i列第j-1行的第三子像素的实际数据信号表示为：
Gi,j-1＝gi,j-1
其中，Gi,j-1表示所述位于第i列第j-1行的第三子像素的实际数据信号，gi,j-1表示所述位于第i列第j-1行的第六逻辑像素的第三逻辑子像素的理论数据信号。
5.根据权利要求1所述的显示装置，其中，在所述多个子像素构成的阵列中，所述一个重复单元中的第一子像素为位于第i列第j行的第一子像素，所述一个重复单元中的第二子像素为位于第i列第j+1行的第二子像素，所述一个重复单元中的两个第三子像素分别为位于第i-1列第j行的第三子像素和位于第i列第j行的第三子像素，
所述一个重复单元中的两个第三子像素分别属于所述虚拟像素阵列中的位于第i列第j行的虚拟像素和位于第i-1列第j行的虚拟像素，所述一个重复单元中的第二子像素属于所述虚拟像素阵列中的位于第i列第j+1行的虚拟像素；
对于所述一个重复单元，所述驱动芯片用于：
根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到所述位于第i列第j行的第一子像素的实际数据信号，其中，所述位于第i-1列第j-1行的第一逻辑像素和所述位于第i列第j-1行的第二逻辑像素为真红绿蓝像素模式中的像素；
根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j行的第三子像素的实际数据信号，其中，所述位于第i列第j行的第三逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j行的第三子像素所在的虚拟像素对应的第三逻辑像素中与所述位于第i列第j行的第三子像素的颜色相同的子像素的数据信号；
根据位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i列第j+1行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到所述位于第i列第j+1行的第二子像素的实际数据信号，其中，所述位于第i-1列第j+1行的第四逻辑像素和所述位于第i列第j+1行的第五逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j+1行的第五逻辑像素的第二逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j+1行的第二子像素所在的虚拟像素对应的第五逻辑像素中与所述位于第i列第j+1行的第二子像素的颜色相同的子像素的数据信号；
根据位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i-1列第j行的第三子像素的实际数据信号，其中，所述位于第i-1列第j行的第六逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i-1列第j行的第三子像素所在的虚拟像素对应的第六逻辑像素中与所述位于第i-1列第j行的第三子像素的颜色相同的子像素的数据信号；
i为大于等于2且小于等于I的正整数，j为大于等于2且小于等于J的正整数2。
6.根据权利要求1所述的显示装置，其中，在所述多个子像素构成的阵列中，所述一个重复单元中的第一子像素为位于第i列第j行的第一子像素，所述一个重复单元中的第二子像素为位于第i列第j+1行的第二子像素，所述一个重复单元中的两个第三子像素分别为位于第i-1列第j行的第三子像素和位于第i列第j行的第三子像素，
在所述一个重复单元中，所述位于第i列第j行的第一子像素和所述位于第i列第j行的第三子像素属于所述虚拟像素阵列中的位于第i列第j行的虚拟像素，所述位于第i列第j+1行的第二子像素属于所述虚拟像素阵列中的位于第i列第j+1行的虚拟像素，所述位于第i-1列第j行的第三子像素属于所述虚拟像素阵列中的位于第i-1列第j行的虚拟像素；
对于所述一个重复单元，所述驱动芯片用于：
根据位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号、位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，得到所述位于第i列第j行的第一子像素的实际数据信号，其中，所述位于第i-1列第j-1行的第一逻辑像素和所述位于第i列第j-1行的第二逻辑像素为真红绿蓝像素模式中的像素；
根据位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i列第j行的第三子像素的实际数据信号，其中，所述位于第i列第j行的第三逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j行的第三子像素所在的虚拟像素对应的第三逻辑像素中与所述位于第i列第j行的第三子像素的颜色相同的子像素的数据信号；
根据位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号、位于第i列第j+1行的第五逻辑像素的第二逻辑子像素的理论数据信号，得到所述位于第i列第j+1行的第二子像素的实际数据信号，其中，所述位于第i-1列第j+1行的第四逻辑像素和所述位于第i列第j+1行的第五逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i列第j+1行的第五逻辑像素的第二逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i列第j+1行的第二子像素所在的虚拟像素对应的第五逻辑像素中与所述位于第i列第j+1行的第二子像素的颜色相同的子像素的数据信号；
根据位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号，得到所述位于第i-1列第j行的第三子像素的实际数据信号，其中，所述位于第i-1列第j行的第六逻辑像素为所述真红绿蓝像素模式中的像素，所述位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号为所述真红绿蓝像素模式中与所述显示装置中的所述位于第i-1列第j行的第三子像素所在的虚拟像素对应的第六逻辑像素中与所述位于第i-1列第j行的第三子像素的颜色相同的子像素的数据信号；
i为大于等于2且小于等于I的正整数，j为大于等于2且小于等于J的正整数2。
7.根据权利要求5或6所述的显示装置，其中，所述位于第i列第j行的第一子像素的实际数据信号表示为：
Figure FDA0003909446100000081
其中，Xi,j表示所述位于第i列第j行的第一子像素的实际数据信号，xi-1,j-1表示所述位于第i-1列第j-1行的第一逻辑像素的第一逻辑子像素的理论数据信号，xi,j-1表示所述位于第i列第j-1行的第二逻辑像素的第一逻辑子像素的理论数据信号，α1和α2分别表示xi-1,j-1和xi,j-1的权重，γ为常数；
所述位于第i列第j行的第三子像素的实际数据信号表示为：
Gi,j＝gi,j
其中，Gi,j表示所述位于第i列第j行的第三子像素的实际数据信号，gi,j表示所述位于第i列第j行的第三逻辑像素的第三逻辑子像素的理论数据信号；
所述位于第i列第j+1行的第二子像素的实际数据信号表示为：
Figure FDA0003909446100000082
其中，Yi,j+1表示所述位于第i列第j+1行的第二子像素的实际数据信号，yi-1,j+1表示所述位于第i-1列第j+1行的第四逻辑像素的第二逻辑子像素的理论数据信号，yi,j+1表示所述位于第i列第j+1的第五逻辑像素的第二逻辑子像素的理论数据信号，β1和β2分别表示yi-1,j+1和yi,j+1的权重；
所述位于第i-1列第j行的第三子像素的实际数据信号表示为：
Gi-1,j＝gi-1,j
其中，Gi-1,j表示所述位于第i-1列第j行的第三子像素的实际数据信号，gi,j-1表示所述位于第i-1列第j行的第六逻辑像素的第三逻辑子像素的理论数据信号。
8.根据权利要求4所述的显示装置，其中，α1和α2均为0.5，β1和β2也均为0.5。
9.根据权利要求1-3和5-6中任一项所述的显示装置，其中，所述第一方向和所述第二方向分别为在同一平面内相互垂直的两个方向。
10.根据权利要求1-3和5-6中任一项所述的显示装置，其中，所述多个重复单元组中的相邻重复单元组沿所述第一方向彼此错开排列。
11.根据权利要求1-3和5-6中任一项所述的显示装置，其中，所述显示装置的中部部分，奇数组重复单元排列相同，偶数组重复单元排列相同，每一个重复单元组的位于同一重复单元中的两个第三子像素的中心连线的延长线位于相邻重复单元组中与所述两个第三子像素直接相邻的第一子像素的中心和第二子像素的中心之间。
12.根据权利要求1-3和5-6中任一项所述的显示装置，其中，在所述一个重复单元中的两个第三子像素沿所述第一方向排列，所述一个重复单元中的第一子像素和第二子像素沿所述第二方向排列的情况下，在所述第二方向上，所述两个第三子像素位于所述第一子像素和所述第二子像素之间；
在所述一个重复单元中的两个第三子像素沿所述第二方向排列，所述一个重复单元中的第一子像素和第二子像素沿所述第一方向排列的情况下，在所述第一方向上，所述两个第三子像素位于所述第一子像素和所述第二子像素之间。
13.根据权利要求12所述的显示装置，其中，在所述一个重复单元中，所述两个第三子像素的中心位于所述第一子像素的中心和所述第二子像素的中心之间的连线的两侧。
14.根据权利要求11所述的显示装置，其中，在所述一个重复单元中的第一子像素和第二子像素沿所述第二方向排列的情况下，所述一个重复单元中的所述第一子像素和所述第二子像素的沿所述第一方向的尺寸大于其沿所述第二方向的尺寸；
在所述一个重复单元中的第一子像素和第二子像素沿所述第一方向排列的情况下，所述一个重复单元中的所述第一子像素和所述第二子像素的沿所述第二方向的尺寸大于其沿所述第一方向的尺寸。
15.根据权利要求1-3和5-6中任一项所述的显示装置，其中，在所述一个重复单元中的两个第三子像素沿所述第一方向排列，所述一个重复单元中的第一子像素和第二子像素沿所述第二方向排列的情况下，在所述一个重复单元中，所述两个第三子像素的在垂直于所述第一方向的平面上的正投影位于所述第一子像素的在垂直于所述第一方向的平面上的正投影和所述第二子像素的在垂直于所述第一方向的平面上的正投影之间；
在所述一个重复单元中的两个第三子像素沿所述第二方向排列，所述一个重复单元中的第一子像素和第二子像素沿所述第一方向排列的情况下，在所述一个重复单元中，所述两个第三子像素的在垂直于所述第二方向的平面上的正投影位于所述第一子像素的在垂直于所述第二方向的平面上的正投影和所述第二子像素的在垂直于所述第二方向的平面上的正投影之间。
16.根据权利要求1-3和5-6中任一项所述的显示装置，其中，所述多个第一子像素中的每个第一子像素具有大致六边形的形状；
所述多个第二子像素中的每个第二子像素具有大致六边形的形状，所述大致六边形具有三组对边，所述大致六边形的彼此面对的任何一组对边基本上彼此平行；
所述多个第三子像素中的每个第三子像素具有大致五边形的形状，所述大致五边形包括一组平行的对边以及一条垂直边，所述垂直边与所述一组平行的对边垂直且连接所述一组平行的对边，所述一个重复单元中的所述两个第三子像素的垂直边相邻设置；
在所述一个重复单元中，所述第一子像素对应的三组对边中的长度最长的一组对边、所述第二子像素对应的三组对边中的长度最长的一组对边、所述第三子像素中的所述一组平行的对边平行。
17.根据权利要求1-3和5-6中任一项所述的显示装置，其中，在每个所述重复单元中，所述第一子像素和所述第二子像素的排列顺序相同。
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