JP2012089947A

JP2012089947A - 画像縮小装置

Info

Publication number: JP2012089947A
Application number: JP2010232999A
Authority: JP
Inventors: Goji Muramatsu; 剛司村松
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2010-10-15
Filing date: 2010-10-15
Publication date: 2012-05-10

Abstract

【課題】縮小倍率が１／１〜１／２の範囲の縮小処理を、簡易な回路構成で実現できる画像縮小装置を提供する。
【解決手段】Ｎが４以上の２のべき乗であり、ｊが１以上Ｎ以下の整数である時、Ｎ／（Ｎ＋ｊ）の縮小倍率にて画像縮小を行う。出力画像の画素値は、第１データレジスタ１１２および第２データレジスタに格納される入力画素の画素値に対して、係数発生器で生成される係数を乗算器１２２，１２３にて掛け合わせ、その結果を加算器１２４で加算する重み付け補間演算にて求められる。上記重み付け補間演算を実施する際には、Ｎでの除算が発生するが、この除算は乗算器１２２，１２３または加算器１２４での右シフト処理によって行う。
【選択図】図１

Description

本発明は、入力画像を縮小して出力画像を得る画像縮小装置に関する。

入力画像を拡大縮小して出力画像を得る処理は、画像処理の分野では広く用いられており、端的な例では、パソコンでの印刷の操作における、画像ファイルのサイズ（縦横の画素数）と出力用紙のサイズとの整合を図る処理として使用されている。

画像の拡大縮小処理の具体的な処理方法としては、１つの端的な例として、最も汎用的な方法であるアフィン変換が挙げられる。尚、アフィン変換には回転処理も含まれるが、ここでは拡大縮小処理のみを説明する。アフィン変換は次の処理ステップで実行される。以下は、出力画像の画素座標（ｘ、ｙ）（ｘ、ｙは整数）の画素値を求める場合を説明する。
(1) （ｘ、ｙ）に拡大縮小倍率ｅ（ｅは一般的に実数）の逆数を乗じ、オリジナル画像（＝入力画像）での対応する画素座標（ａ、ｂ）を求める。この段階では、ａとｂは実数である。
(2) （ａ、ｂ）はオリジナル画像の中では、一般的に整数座標値のグリッドには乗っておらず、対応する実画素は存在しない。ここで、最近傍の４箇所のグリッド上の画素値を参照し、（ａ、ｂ）から各グリッドまでの距離に応じて重み付け加算を行い、座標（ａ、ｂ）に於ける画素値を得る。
(3) ステップ(2)にて得られた画素値が、出力画像の画素座標（ｘ、ｙ）の画素値に相当する。

アフィン変換の実際の具体例としては、特許文献１等が挙げられる。

また、縮小処理の他の端的な例として間引き処理がある。例えば１／Ｎ（Ｎは整数）の縮小処理を実行する場合、画素をＮ個置きに出力すればよい（特許文献２）。他の端的なもう１つの例として、１／２縮小処理を実行するに際して、互いに隣り合う２点（主走査、副走査の双方を考えると４点）の相加平均を取って出力する方法がある。そして、これらの手段を多段処理する事により、ある程度任意の縮小倍率の画像縮小処理を実現する方法が提案されている（特許文献３）。

特開２０１０−１０９５９８号公報（２０１０年５月１３日公開）特開平４−３２７３号公報（１９９２年１月８日公開）特開２０１０−９３７２５号公報（２０１０年４月２２日公開）

画像の拡大縮小処理の「具体的な実現方法」の観点から見てみると、アフィン変換は、回路規模が大規模なものとなってしまうといった問題がある。すなわち、アフィン変換は、少なくとも画像の１画面を格納する為のフレームメモリが必要になり、比較的大きな装置となるため、ＬＳＩへの画像拡大縮小処理の組み込みには不向きである。

次に、画像の拡大縮小処理を「利用・応用」の観点から考えて見ると、間引き等での処理では、縮小倍率が１／Ｎと離散的であり限定的であるといった欠点がある。

画像縮小処理の利用は、先に述べたパソコンの印刷処理以外にも、例えばパターンマッチ処理の前置処理が挙げられる。パターンマッチ処理は、画像処理で比較的多用される処理であり、２つの画像の類似性を計測する処理である。パターンマッチ処理が有効に働くためには、少なくとも２つの画像のサイズがほぼ等しい事が必須となる。そして、パターンマッチ処理では元々２つの画像の類似性は高く、サイズも極端な相違は生じない。従って、縮小倍率も１以下１／２以上程度が好ましい。

このようなマッチング処理に間引き等での処理を使用することを考えた場合、縮小倍率が１／Ｎに制限されるため、１以下１／２以上程度の縮小を必要とするマッチング処理への利用は困難である。

本発明は、上記の課題に鑑みてなされたものであり、特に縮小倍率が１／１〜１／２の範囲の縮小処理を、簡易な回路構成で実現できる画像縮小装置の実現を目的としている。

上記の課題を解決するために、本発明は、主走査方向および副走査方向の少なくとも一方において、入力画像を縮小して出力画像を得る画像縮小装置であって、出力画像の各画素値を、入力画像における近傍画素との相対距離に基づいた重み付け補間演算によって算出するものであり、Ｎが４以上の２のべき乗であり、ｊが１以上Ｎ以下の整数である時、画像を縮小する時の縮小倍率がＮ／（Ｎ＋ｊ）であり、上記重み付け補間演算を実施する際のＮでの除算を右シフト処理によって行うことを特徴としている。

上記の構成によれば、出力画像の各画素値を、入力画像における近傍画素との相対距離に基づいた重み付け補間演算を行う際にＮでの除算が必要となるが、Ｎが２のべき乗であることから除算器を必要とする事なく、右シフト演算のみで厳密な演算が可能となる。これにより、画像縮小装置における大幅な回路の簡素化が可能になる。

また、上記画像縮小装置では、縮小倍率を上記ｊの値を設定することによって変更可能である構成とすることができる。

また、上記画像縮小装置では、入力画像に対して、最初に主走査方向および副走査方向の何れか一方の縮小処理を行い、続いて他方の縮小処理を行う構成、あるいは、入力画像に対して、主走査方向の縮小処理と副走査方向の縮小処理とを一括して行う構成とすることができる。

また、上記画像縮小装置では、主走査方向の縮小倍率と副走査方向の縮小倍率とを異なる倍率に設定可能である構成とすることができる。

本発明は、Ｎ／（Ｎ＋１）〜１／２の縮小倍率の縮小処理を、除算器を省略することで極めて簡易な構成で実現可能であり、画像縮小処理のＬＳＩへの組み込みに極めて有益である。そして、間引き処理等による１／Ｎ縮小処理と組み合わせる事により、ほぼ任意の倍率の画像縮小処理を実現する事が出来る。

本発明の一実施形態を示すものであり、主走査方向の縮小処理を行う画像縮小装置の構成を示すブロック図である。Ｎ＝８、ｊ＝３の場合を例とする、本発明の縮小処理の論理的な考え方の基本を示す図である。図２の処理をする上での実行上のタイミングチャートである。本発明の一実施形態を示すものであり、副走査方向の縮小処理を行う画像縮小装置の構成を示すブロック図である。Ｎ＝８、ｊ＝１，２，４の場合における、本発明の縮小処理の論理的な考え方の基本を示す図である。Ｎ＝８、ｊ＝５〜７の場合における、本発明の縮小処理の論理的な考え方の基本を示す図である。Ｎ＝８、ｊ＝８の場合における、本発明の縮小処理の論理的な考え方の基本を示す図である。本発明の一実施形態を示すものであり、縮小倍率を変更可能であり、主走査方向の縮小処理を行う画像縮小装置の構成を示すブロック図である。本発明の一実施形態を示すものであり、縮小倍率を変更可能であり、副走査方向の縮小処理を行う画像縮小装置の構成を示すブロック図である。本発明の一実施形態を示すものであり、主走査方向および副走査方向の縮小処理を行う画像縮小装置の構成を示すブロック図である。本発明の一実施形態を示すものであり、主走査方向および副走査方向の縮小処理を行う画像縮小装置の構成を示すブロック図である。図１１に示す画像縮小装置の補間演算における入力画素と出力画素と野関係を示す図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。
〔縮小処理の論理的な考え方の基本〕
本発明の画像縮小装置は、縮小倍率が１／１〜１／２の範囲の縮小処理を簡易な回路構成で実現するものであり、処理可能な縮小倍率はＮ／（Ｎ＋ｊ）とされている。ここで、Ｎは４以上の２のべき乗、ｊは１以上Ｎ以下の整数である。

まずは、Ｎ＝８、ｊ＝３の場合を例にとり、図２を参照して、本発明の縮小処理の論理的な考え方の基本を示す。

Ｎ＝８、ｊ＝３の場合では、縮小倍率は８／１１であり、１１個の入力画素に対して、８個の出力画素を生成する事となる。この時、１１画素中の３画素を単に間引くだけでは、生成された画像にムラが生ずるため、距離に応じた重み付け補間を行い、画像にムラが生じない様にする必要がある。従って、入力画素列は等間隔であり、出力画素列も等間隔である必要がある。これは、図２の中で、「入力画素列」「出力画素列」として表現されている。

ここで、画素間の絶対的な距離は意味を持たず、出力画素の画素値は近傍の入力画素との相対的位置によって決まる。また、図の中での「重み付け」は、出力画素列の各画素(8*n+0)〜(8*n+7)の画素値を、近傍の入力画素との距離比に応じた重み付け補間処理で求める際の「重み」を示している。例えば、出力データ番号が(8*n+2)の出力画素は、入力データ番号が(11*n+2)の入力画素と(11*n+3)の入力画素の間に位置し、これら２つの入力画素間を２：６に内分する位置にある。このため、出力画素(8*n+2)の画素値を得る場合には、入力画素の(11*n+2)と(11*n+3)とを参照し、下記の(1)式の補間計算を行い算出する。尚、下記(1)式において、［x］は、データ番号が(x)の画素の画素値を示している。

[8*n+2]＝２／８×[11*n+2]＋６／８×[11*n+3] …(1)
ここで重要なのは、重み付け係数の分母が「全て」８（＝Ｎ）となる点である。これは、Ｎ＝８であれば、ｊが１以上Ｎ以下のどのような整数であっても成り立つ。分母が２のべき乗であるが故に、補間処理にて除算器を必要とする事なく、右シフト演算のみで厳密な演算が可能となっており、画像縮小装置における大幅な回路の簡素化が可能になる。回路構成については、後に詳細に説明する。

次に、図２の処理をする上での実行上のタイミングチャートを図３に示す。ここでは説明の便宜上、処理のレイテンシ（遅延時間）は１クロック、データ・イネーブルの論理は正論理（イネーブルが“１”の時のデータが有効）とする。また、画素番号は先頭の番号を抜粋して示している（例えば、入力データ番号が(11*n+0)の入力画素は入力画素０番とし、出力データ番号が(8*n+0)の出力画素は出力画素０番とする）。

先ず、入力画素０番のデータが入力される。この時点で出力画素０番を出力する事も可能だが、ここでは全体との出力条件の整合を取るため、敢えてこの時点での出力を見送る。すなわち、ここでの処理では、出力画素値を得るための２つの連続した入力画素が揃ってから出力を得ることを条件とする。次に、入力画素１番が入力される。この時点で、出力画素０番の画素値を得る為の条件が揃い、入力０番に対して係数８／８、入力１番に対して係数０／８を乗じて加算し、出力０番の画素値を得てこれを出力する（出力データ・イネーブル＝１）。

次に、入力画素２番が入力される。この時点で、出力画素１番の画素値を得る為の条件が揃い、図２の係数に応じて重み付け加算を行い、出力画素１番を出力する。同様に、入力画素３番が入力された時点で出力画素２番を出力する。

次に、入力画素４番が入力されるが、入力画素３番と入力画素４番とが揃った時点では対応する出力はないので（図２参照）、画素は出力されない（出力データ・イネーブル＝０）。出力画素３番は、入力画素５番が入力された時点で、入力画素４番と入力画素５番との重み付け加算によって求められ、出力される。以下、同様に出力画素７番まで出力され、以降これが繰り返される。

尚、上記では入力画素０番に対する出力は見送るものとして説明をしたが、見送らず（入力画素１番を待たずに）出力する方法もある（入力画素１番に対する重み付け係数が０であるため）。この２つの方法の相違は、入力画素数が１１＊ｍ＋１（ｍは整数）の時に顕著に現れる。入力画素数１１＊ｍ＋１に対して、８／１１の縮小処理を施した場合、上記の方法によれば出力画素数は８＊ｍとなる。一方、後者の方法によれば出力画素数は８＊ｍ＋１となる。いずれの方法を採用することが好ましいかは、本願による画像縮小装置を使用した処理システム全体の仕様に依存する。
〔画像縮小装置の回路構成〕
次に、図２，３で説明した処理を実行するための画像縮小装置の回路構成について、図１を参照して説明する。

図１に示す画像縮小装置は、１１進カウンタ１１０、第１データレジスタ１１２、第２データレジスタ１１３、係数発生器１２０、イネーブル制御器１２１、乗算器１２２・１２３、加算器１２４、出力レジスタ１３０を備えて構成されている。

１１進カウンタ１１０は、入力データ・イネーブルが“１”の時のみクロック入力によってカウントアップし、カウント結果をカウント値信号１１１として出力する。本カウンタは、通常、リセット入力や水平同期入力により値０にリセットされる。第１データレジスタ１１２は最新の有効入力画素値を保持し、第２データレジスタ１１３は直前の有効入力画素値を保持する。係数発生器１２０は、カウント値信号１１１の入力値に応じて、値０〜８の係数値を乗算器１２２、同１２３に向け生成する。乗算器１２２・１２３および加算器１２４は、重み付け補間処理を実行する。

本実施の形態では、重み係数の分母が２のべき乗であり、割り算は右シフト処理で実行可能である点に特徴がある。これより、図１の回路において割り算器は不要であり、右シフト処理も本図上には明記される事もなく、回路が非常に簡略化されている。イネーブル制御１２１は、カウント値信号１１１、及び最新の入力データ・イネーブルから、出力データ・イネーブルの値を生成する。出力レジスタ１３０は、重み付け加算の結果、及びイネーブル制御１２１の生成結果を保持し、出力する。

以下、図１の回路における動作を説明する。例として、第１データレジスタ１１２に入力画素３番の画素値が格納されたとする。この時、第２データレジスタ１１３は入力画素２番の画素値が格納されており、又カウント値信号１１１にはカウント値“３”が出力されている。係数発生器１２０は、カウント値“３”に応じて、図２の定義に従い、乗算器１２２へは値“６”を、同１２３へは値“２”を生成する。これにより、乗算器１２２は入力画素３番の画素値に“６”を掛けた値を出力し、乗算器１２２は入力画素２番の画素値に“２”を掛けた値を出力する。加算器１２４は、乗算器１２２および１２３の出力を加算する。

尚、上記動作中では、さらに、“８”での割り算に相当する右シフト処理が必要であるが、この右シフト処理は、乗算器１２２および１２３の両方で行うか、あるいは、加算器１２４での加算後の結果に対して行ってもよい。

イネーブル制御１２１は、カウント値“３”に応じて、図２の定義に従い、値“１”を出力する。出力レジスタ１３０は、このイネーブル値“１”に応じて、加算器１２４の結果を保持、出力する事により、入力画素３番に対する一連の処理が完了する。

上記図１は入力画像を主走査方向に縮小するための構成であるが、副走査方向への縮小処理に用いられる回路構成を図４を参照して説明する。図４に示す回路は、図１に示す回路とほぼ類似した構成であるが、以下の点で異なっている。

まず、図４に示す回路は、図１の１１進カウンタ１１０に代えて、１１進カウンタ２１０を備えている。１１進カウンタ２１０には、クロック信号の他に水平同期信号が入力され、水平同期信号入力がアクティブの時のみカウントアップし、カウント結果をカウント値信号１１１に出力する。本カウンタは通常リセット入力や垂直同期入力により値０にリセットされる。

さらに、図４に示す回路は、図１の第１データレジスタ１１２および第２データレジスタ１１３に代えて、データレジスタ２１２およびラインメモリ２１３を備えている。データレジスタ２１２は、第１データレジスタ１１２と同様に最新の有効入力画素値を保持する。一方、ラインメモリ２１３は、最新の入力画素より前の１ライン分の入力画素値を保持する。そして、ラインメモリ２１３は、データレジスタ２１２の出力画素の「真上の」画素の画素値を出力する。これにより、データレジスタ２１２およびラインメモリ２１３は、副走査方向に並んだ２つの入力画素の画素値を出力する。

図４の回路構成は、その他の構成は図１と同じであり、図１と同一の動作を行う。すなわち、副走査方向に並んだ２つの入力画素に対して重み付け補間処理を順次実行する。

上記説明は、図２に示すようにＮ＝８，ｊ＝３の場合を例にとった場合の説明であるが、ｊ＝３以外の場合の処理は、図５〜７に示す重み付けに沿って行われる。図５はｊ＝１，２，５の何れかの場合、図６はｊ＝５〜７の何れかの場合、図７はｊ＝８の場合を示している。尚、ｊ＝８の場合は、補間式の考え方は２通り存在し、いずれをよしとするかは場合による。１つは所謂「間引き」であり、もう１つは連続した入力２画素の相加平均を取る「バイリニア」である。このように、基本的にはｊ＝３の場合と同様の考え方にて補間式は記述でき、重み付け係数の分母はｊの値に関わらず何れも８（＝Ｎ）である。

次に、縮小率を変更可能な（すなわち、ｊの値を変更可能な）画像縮小装置の回路構成について、図８，９を参照して説明する。図８は主走査方向の縮小を行う回路構成を示すものであり、図９は副走査方向の縮小を行う回路構成を示すものである。また、図８，９に示す回路は、図１，４に示す回路とほぼ類似した構成であるが、以下の点で異なっている。

まず、図８に示す回路は、図１の１１進カウンタ１１０に代えて、２Ｎ進カウンタ３１０を備えている。さらに、図１の係数発生器１２０およびイネーブル制御１２１に代えて、係数発生器３２０およびイネーブル制御３２１を備えている。２Ｎ進カウンタ３１０、係数発生器３２０およびイネーブル制御３２１のそれぞれには、縮小率を示す信号が入力され、これによって縮小率を変更可能となっている。

上記縮小率入力には、１〜Ｎのいずれかの値が外部より入力され、これは「ｊ」に相当する。２Ｎ進カウンタ３２０は、入力データ・イネーブルが“１”の時のみクロック入力によってカウントアップし、直前のカウント値がＮ＋ｊ−１の時は０に戻る。カウント結果はカウント値信号３１１として出力される。ここで、本カウンタはリセット入力や水平同期入力により値０にリセットされる。

係数発生器３２０は、カウント値信号３１１の入力値と縮小率入力「ｊ」とに応じて、値０〜８の何れかの係数値を乗算器１２２、同１２３に向け生成する。イネーブル制御３２１は、カウント値信３１１、縮小率入力「ｊ」、及び最新の入力データ・イネーブルから、出力データ・イネーブルの値を生成する。以下、図１と同様の動作を行う。

さらに、図９に示す回路は、図４の１１進カウンタ１１０に代えて、２Ｎ進カウンタ４１０を備えている。さらに、図４の係数発生器１２０およびイネーブル制御１２１に代えて、図８と同様の係数発生器３２０およびイネーブル制御３２１を備えている。２Ｎ進カウンタ４１０、係数発生器３２０およびイネーブル制御３２１のそれぞれには、縮小率を示す信号が入力され、これによって縮小率を変更可能となっている。

２Ｎ進カウンタ４１０は、クロック信号の他に水平同期信号が入力され、水平同期信号入力がアクティブの時のみカウントアップし、直前のカウント値がＮ＋ｊ−１の時は０に戻る。カウント結果はカウント値信号３１１として出力される。以下、図１、図４、図８と同一番号のブロックは、各々と同一の動作を行う。

入力画像に対して、主走査方向と副走査方向との両方において縮小処理を行う場合には、最初に主走査方向の縮小処理を行い、続いて副走査方向の縮小処理を行う方法が考えられる。あるいは、最初に副走査方向の縮小処理を行い、続いて主走査方向の縮小処理を行っても良い。このような方法で画像縮小を行う装置構成を図１０に示す。図１０に示す画像縮小装置は先に主走査方向の縮小処理を行い、続いて副走査方向の縮小処理を行うものである。

図１０に示す装置は、主走査方向の縮小処理を行う主走査縮小回路５１０と、副走査方向の縮小処理を行う副走査縮小回路５１１とが直列に接続された構成である。図１０の構成では、主走査縮小回路５１０は図８に示した画像縮小装置（縮小率指定あり）であり、副走査縮小回路５１１は図９に示した画像縮小装置（縮小率指定あり）である。但し、主走査縮小回路５１０は図１に示す画像縮小装置（縮小率指定なし）を用いても良く、副走査縮小回路５１１は図４に示す画像縮小装置（縮小率指定なし）を用いても良い。ここで、一般的には主走査用の縮小率と副走査用の縮小率は同一であるが、異なってもよい。

また、入力画像に対して、主走査方向と副走査方向との両方において一括して縮小処理を行う構成とすることもできる。このような画像縮小装置の回路構成を図１１に示す。

図１１に示す画像縮小装置は、主走査方向用の２Ｎ進カウンタ３１０と副走査方向用の２Ｎ進カウンタ４１０とを備えている。２Ｎ進カウンタ３１０は入力データ・イネーブルが１の時にカウントアップし、直前の値がＮ＋ｊ−１の時は０に戻る。又、リセット又は水平同期信号入力にて０にリセットされる。従って、その出力であるカウント値信号３１１は水平方向カウント値に相当する。２Ｎ進カウンタ４１０は水平同期信号の入力時にカウントアップし、直前の値がＮ＋ｊ−１の時は０に戻る。又、リセット又は垂直同期信号入力にて０にリセットされる。従って、その出力であるカウント値信号４１１は垂直方向カウント値に相当する。

図１１に示す画像縮小装置は、補間演算のための入力データ保持用に、第１データレジスタ１１２、第２データレジスタ１１３、ラインメモリ２１３、および第３データレジスタ２１４を備えている。第１データレジスタ１１２は最新の画素値を保持出力する。第２データレジスタ１１３は最新より１つ前の画素値を保持出力する。ラインメモリ２１３は最新の入力画素より前の１ライン分の画素値を保持し、最新の入力画素の真上の画素値を出力する。そして、第３データレジスタ２１４はさらにその１つ前の画素値を保持出力する。以上より、第１データレジスタ１１２の出力６４４は図１２（ａ）の右下の画素の値に相当し、第２データレジスタ１１３の出力６４３は左下の画素の値に相当し、ラインメモリ２１３の出力６４２は右上の画素の値に相当し、第３データレジスタ２１４の出力６４１は左上の画素の値に相当する。

係数発生器６２０は、２Ｎ進カウンタ４１０から出される垂直方向カウント信号４１１と、２Ｎ進カウンタ３１０から出される水平方向カウント信号３１１とに基づき、４つの係数６５１〜６５４を生成する。第１データレジスタ１１２、第２データレジスタ１１３、ラインメモリ２１３、および第３データレジスタ２１４から出力される参照画素６４１〜６４４と係数６５１〜６５４との対応は、図１２（ｂ）に示す通りである。

ここで、厳密に係数６５１〜６５４の値を論ずる。水平方向カウント信号３１１に基づき、先ず係数ａとｂが決定される。そして、垂直方向カウント信号４１１に基づき、係数ｃとｄが決定される。そして、最終出力の画素値は、以下の式にて計算される。尚、下記式において、[641]〜[644]は図１１の出力６４１〜６４４によって示される画素値である。

最終画素値＝ｃ／８×（ａ／８×[641]＋ｂ／８×[642]）
＋ｄ／８×（ａ／８×[643]＋ｂ／８×[644]）
従って、４つの係数値は以下にして求められる。尚、下記式において、[651]〜[654]は図１１の係数６５１〜６５４によって示される係数値である。

[651]＝（ｃ×ａ）／６４
[652]＝（ｃ×ｂ）／６４
[653]＝（ｄ×ａ）／６４
[654]＝（ｄ×ｂ）／６４
イネーブル制御６２１は、垂直方向カウント信号４１１と水平方向カウント信号３１１とに基づき、０又は１を出力する。先ず、水平方向カウント信号３１１より、水平方向の縮小処理があるか否かが判断される（図５〜７参照）。この時点で水平方向の縮小処理が無ければイネーブル制御６２１の出力は０となり最終出力は無い。そして、水平方向の縮小処理がある場合に、次に垂直方向カウント信号４１１より、垂直方向の縮小処理があるか否かが判断される。ここで、垂直方向の縮小処理がある場合に、初めて補間処理結果を最終出力として出力する。

加算器６２４は、４つの参照画素値６４１〜６４４の各々に対応する係数６５１〜６５４を乗じた結果の総和を求める。ここで、乗算器に入る係数は全てｘ／６４の値であるが、係数として÷６４を求めずに、加算器６２４の出力にて一括して÷６４のシフト処理をしてもよい。後者の場合の方が演算精度は確保される反面、乗算器はビット幅の広いものを使用する必要が生じる。図１１の画像縮小装置において、その余の動作は図１の装置の動作と同等である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、Ｎ／（Ｎ＋１）〜１／２の縮小倍率の縮小処理を行うことができ、パターンマッチ処理の前置処理等に利用することができる。

１１０，２１０１１進カウンタ
１１２第１データレジスタ
１１３第２データレジスタ
１２０，３２０，６２０係数発生器
１２１，３２１，６２１イネーブル制御
１２２，１２３乗算器
１２４，６２４加算器
１３０出力レジスタ
２１２データレジスタ
２１３ラインメモリ
３１０，４１０２Ｎ進カウンタ
５１０主走査縮小回路
５１１副走査縮小回路
２１４第３データレジスタ

Claims

主走査方向および副走査方向の少なくとも一方において、入力画像を縮小して出力画像を得る画像縮小装置であって、
出力画像の各画素値を、入力画像における近傍画素との相対距離に基づいた重み付け補間演算によって算出するものであり、
Ｎが４以上の２のべき乗であり、ｊが１以上Ｎ以下の整数である時、画像を縮小する時の縮小倍率がＮ／（Ｎ＋ｊ）であり、上記重み付け補間演算を実施する際のＮでの除算を右シフト処理によって行うことを特徴とする画像縮小装置。
縮小倍率を上記ｊの値を設定することによって変更可能であることを特徴とする請求項１に記載の画像縮小装置。
入力画像に対して、最初に主走査方向および副走査方向の何れか一方の縮小処理を行い、続いて他方の縮小処理を行うことを特徴とする請求項１または２に記載の画像縮小装置。
入力画像に対して、主走査方向の縮小処理と副走査方向の縮小処理とを一括して行うことを特徴とする請求項１または２に記載の画像縮小装置。
主走査方向の縮小倍率と副走査方向の縮小倍率とを異なる倍率に設定可能であることを特徴とする請求項３または４に記載の画像縮小装置。