JPH03167664A - マトリクス演算回路 - Google Patents
マトリクス演算回路Info
- Publication number
- JPH03167664A JPH03167664A JP1306497A JP30649789A JPH03167664A JP H03167664 A JPH03167664 A JP H03167664A JP 1306497 A JP1306497 A JP 1306497A JP 30649789 A JP30649789 A JP 30649789A JP H03167664 A JPH03167664 A JP H03167664A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- multiplication
- matrix
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 40
- 238000004364 calculation method Methods 0.000 claims description 12
- 238000009825 accumulation Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Computational Mathematics (AREA)
- Data Mining & Analysis (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は演算回路に関し，とくにマトリクス乗算を実行
する演算回路に関する。
する演算回路に関する。
［従来の技術コ
マトリクス乗算を２回連続して実行する従来の演算回路
を第２図に示す。マトリクスＸ，Ｙを格納している第１
，第２のメモリ回路１３．１４の出力部ＤＯをそれぞれ
，第１の乗算回路９の第１，第２の入力部ＩＡ，ＩＢに
接続し，マトリクスＺを格納している第３のメモリ回路
１５の出力部ＤＯを第２の乗算回路１１の第１の入力部
ＩＡに接続している。アドレス発生回路１７の出力部Ａ
Ｉ，Ａ２，Ａ３．Ａ４はそれぞれ，第１〜第４のメモリ
回路１３〜１６の各アドレス入力部ＡＩに接続している
。第１の乗算回路９の出力ＯＺを第１の累算回路１０の
入力部ＩＸに，第１の累算回路１０の出力部ＯＹを第４
のメモリ回路１６の入力部ＤＩにそれぞれ接続している
。第４のメモリ回路１６の出力部Ｄｏを第２の乗算回路
１１の入力部ＩＢに，第２の乗算回路１１の出力部ＯＺ
を第２の累算回路１２の入力部ＩＸにそれぞれ接続し，
第２の累算回路］２の出力ＯＹを出力端子１７に接続し
ている。
を第２図に示す。マトリクスＸ，Ｙを格納している第１
，第２のメモリ回路１３．１４の出力部ＤＯをそれぞれ
，第１の乗算回路９の第１，第２の入力部ＩＡ，ＩＢに
接続し，マトリクスＺを格納している第３のメモリ回路
１５の出力部ＤＯを第２の乗算回路１１の第１の入力部
ＩＡに接続している。アドレス発生回路１７の出力部Ａ
Ｉ，Ａ２，Ａ３．Ａ４はそれぞれ，第１〜第４のメモリ
回路１３〜１６の各アドレス入力部ＡＩに接続している
。第１の乗算回路９の出力ＯＺを第１の累算回路１０の
入力部ＩＸに，第１の累算回路１０の出力部ＯＹを第４
のメモリ回路１６の入力部ＤＩにそれぞれ接続している
。第４のメモリ回路１６の出力部Ｄｏを第２の乗算回路
１１の入力部ＩＢに，第２の乗算回路１１の出力部ＯＺ
を第２の累算回路１２の入力部ＩＸにそれぞれ接続し，
第２の累算回路］２の出力ＯＹを出力端子１７に接続し
ている。
ここで，マトリクスＸ，Ｙ，Ｚの乗算においては，第１
及び第２のメモリ回路１３および１４からマトリクスＸ
及びＹの要素を読み出し，第１の乗算回路９及び第１の
累算回路１０によりＸｘＹを廣算してその結果を第４の
メモリ回路１６に書き込む。さらに１第４のメモリ回路
１６及び第３のメモリ回路１５からマトリクスＺの要素
及びＸ×Ｙの演算結果の要素を読み出し，（ＸＸＹ）Ｘ
Ｚを計算することにより２回のマトリクス乗算を実行す
る演算回路を構戊していた。この演算方法について詳細
に説明する。
及び第２のメモリ回路１３および１４からマトリクスＸ
及びＹの要素を読み出し，第１の乗算回路９及び第１の
累算回路１０によりＸｘＹを廣算してその結果を第４の
メモリ回路１６に書き込む。さらに１第４のメモリ回路
１６及び第３のメモリ回路１５からマトリクスＺの要素
及びＸ×Ｙの演算結果の要素を読み出し，（ＸＸＹ）Ｘ
Ｚを計算することにより２回のマトリクス乗算を実行す
る演算回路を構戊していた。この演算方法について詳細
に説明する。
いまＮＸＮのマトリクスＸ，Ｙ及びＺを考える。
それぞれのマトリスクは以下の（１）〜（３）式に示す
要素で構成されるものとする。
要素で構成されるものとする。
ここで，マトリクス乗算結果となるマトリクスの各要素
は次の（４）式で示される。
は次の（４）式で示される。
（，Ｘ Ｘ Ｙ）
Ｎ
１エー Σ
ｊ−０
（ｘ，
× ｙ Ｉｆｆｉ）
（４）
次に，ｘｘｙの結果をＸ′とすると２回目の乗算は
Ｎ
（Ｘ’ ＸＹ） ＋ｍ− Σ （ｘ’ ｚＸ
ｚ ＩＩＩ）（５）ｊ−０ となる。
ｚ ＩＩＩ）（５）ｊ−０ となる。
以上の説明で明らかなように，従来技術における２回連
続したマトリクス乗算は．（４）式及び（５）式を独立
に演算する方法をとっている。そして，これを計算する
演算回路は，第１の乗算回路９および第１の累算回路１
０による（４）式の演算結果を第４のメモリ回路１６に
一時記憶しておき，あらたに第４のメモリ回路１６から
読み出した（４）式の演算結果と第３のメモリ回路１５
ら読み出したマトリクスＺを（５）式に基づいて演算す
る構成となっていた。
続したマトリクス乗算は．（４）式及び（５）式を独立
に演算する方法をとっている。そして，これを計算する
演算回路は，第１の乗算回路９および第１の累算回路１
０による（４）式の演算結果を第４のメモリ回路１６に
一時記憶しておき，あらたに第４のメモリ回路１６から
読み出した（４）式の演算結果と第３のメモリ回路１５
ら読み出したマトリクスＺを（５）式に基づいて演算す
る構成となっていた。
〔発明が解決しようとする課題］
しかし，上述した従来技術による演算回路では２回のマ
トリクス乗算をそれぞれ独立に実行するために，途中結
果（ｘｘｙ）を収納するメモリを必要とする。また，乗
算回路や累算回路をそれぞれ２つずつ必要とするため，
素子数や消費電流が増加し．半導体集積回路においては
チップ面積が増大するという欠点があった。更に．前半
のマトリクス演算（Ｘ Ｘ Ｙ）のうち後半で使用する
マトリクスの要素の算出が完了しないと後半の乗算が開
始できないため，演算時間が長くなるという欠点があっ
た。
トリクス乗算をそれぞれ独立に実行するために，途中結
果（ｘｘｙ）を収納するメモリを必要とする。また，乗
算回路や累算回路をそれぞれ２つずつ必要とするため，
素子数や消費電流が増加し．半導体集積回路においては
チップ面積が増大するという欠点があった。更に．前半
のマトリクス演算（Ｘ Ｘ Ｙ）のうち後半で使用する
マトリクスの要素の算出が完了しないと後半の乗算が開
始できないため，演算時間が長くなるという欠点があっ
た。
［課題を解決するための手段］
本発明は，第１，第２，第３のマトリクスをそれぞれ格
納している第１，第２．第３のメモリ回路を有して前記
第１，第２，第３のマトリクス乗算を行うマトリクス演
算回路において，前記第１第２，第３のメモリ回路内の
マトリクス要素をあらかじめ定められたタイミングで読
み出すためのアドレスを発生するアドレス発生回路と，
前記第１のマトリクスと前記第２のマトリクスとの乗算
を行う第１の乗算回路と，該第１乗算回路の乗算結果と
前記第３のマトリクスとの乗算を行う第２の乗算回路と
，該第２の乗算回路の乗算結果を累算する累算回路とを
有することを特徴とする。
納している第１，第２．第３のメモリ回路を有して前記
第１，第２，第３のマトリクス乗算を行うマトリクス演
算回路において，前記第１第２，第３のメモリ回路内の
マトリクス要素をあらかじめ定められたタイミングで読
み出すためのアドレスを発生するアドレス発生回路と，
前記第１のマトリクスと前記第２のマトリクスとの乗算
を行う第１の乗算回路と，該第１乗算回路の乗算結果と
前記第３のマトリクスとの乗算を行う第２の乗算回路と
，該第２の乗算回路の乗算結果を累算する累算回路とを
有することを特徴とする。
本発明によれば，前記各回路は，前記第１のメモリ回路
の出力を前記第１の乗算回路の第１の入力に，前記第２
のメモリ回路の出力を前記第１の乗算回路の第２の入力
にそれぞれ接続し，前記第３のメモリ回路の出力を前記
第２の乗算回路の第１の入力に，前記第１の乗算回路の
出力を前記第２の乗算回路の第２の入力にそれぞれ接続
し，前記第２の乗算回路の出力を前記累算回路の入力に
接続されて成る。
の出力を前記第１の乗算回路の第１の入力に，前記第２
のメモリ回路の出力を前記第１の乗算回路の第２の入力
にそれぞれ接続し，前記第３のメモリ回路の出力を前記
第２の乗算回路の第１の入力に，前記第１の乗算回路の
出力を前記第２の乗算回路の第２の入力にそれぞれ接続
し，前記第２の乗算回路の出力を前記累算回路の入力に
接続されて成る。
［実施例コ
第１図に本発明の演算回路のブロック図を示す。
第１の乗算回路１の出力Ｏｚを第２の乗算回路２の入力
ＩＢに接続し，第２の乗算回路２の出力０２を累算回路
３の入力ＩＸに接続している。第１の乗算回路１の入力
ＩＡ，ＩＢと第２の乗算回路２の入力ＩＡをそれぞれマ
トリクスｘ，ｙ，ｚを格納している第１，第２，第３の
メモリ回路４，５，６の各出力ＤＯに接続している。ま
た，アドレス発生回路７の出力ＡＩ，Ａ２，Ａ３をそれ
ぞれ，第１〜第３のメモリ回路４，５．６の各アドレス
ＡＩに接続し．累算回路３の出力ＯＹを出力端子８に接
続して２回のマトリクス乗算を実行する演算回路を構成
している。ここでこの演算回路のマトリクス乗算方式に
ついて説明する。
ＩＢに接続し，第２の乗算回路２の出力０２を累算回路
３の入力ＩＸに接続している。第１の乗算回路１の入力
ＩＡ，ＩＢと第２の乗算回路２の入力ＩＡをそれぞれマ
トリクスｘ，ｙ，ｚを格納している第１，第２，第３の
メモリ回路４，５，６の各出力ＤＯに接続している。ま
た，アドレス発生回路７の出力ＡＩ，Ａ２，Ａ３をそれ
ぞれ，第１〜第３のメモリ回路４，５．６の各アドレス
ＡＩに接続し．累算回路３の出力ＯＹを出力端子８に接
続して２回のマトリクス乗算を実行する演算回路を構成
している。ここでこの演算回路のマトリクス乗算方式に
ついて説明する。
前述した（１）〜（４）式により２回目の乗算結果は，
ｊ−０ １−Ｏ
ｘ ｚ Ｉｍ｝（ｅ）
ｊ−０ １−Ｏ
ＸＺＩ．）＋ （７）となる。
従って，
（７）式は２つの乗算を直列に
実行し，さらに乗算結果を累算することで実現できる。
即ち．２回連続したマトリクス乗算を第１図に示す演算
回路にて実現できることがわかる。
回路にて実現できることがわかる。
マトリクスの各要素を第１〜第３のメモリ回路４〜６か
ら読み出すためのアドレス発生回路７における出力アド
レスのタイミング波形図を第２図に示す。アドレス出力
Ａ１は前述した（１）式の行要素に対応し，アドレス出
力Ａ２は（２）式の列要素に，アドレス出力Ａ３は（３
）式のマトリクス要素にそれぞれ対応している。
ら読み出すためのアドレス発生回路７における出力アド
レスのタイミング波形図を第２図に示す。アドレス出力
Ａ１は前述した（１）式の行要素に対応し，アドレス出
力Ａ２は（２）式の列要素に，アドレス出力Ａ３は（３
）式のマトリクス要素にそれぞれ対応している。
［発明の効果］
以上説明したように，本発明によれば２つの乗算回路と
１つの累算回路とで演算回路を構或することにより，低
素子数で低消費電力のマトリクス演算回路を提供するこ
とができる。
１つの累算回路とで演算回路を構或することにより，低
素子数で低消費電力のマトリクス演算回路を提供するこ
とができる。
第ｌ図は本発明のマトリクス演算回路の一実施例を示す
回路図，第２図は第１図におけるアドレス発生回路の出
力信号のタイミング図である。第３図は従来技術による
マトリクス演算回路の実施例を示す回路図である。 １，２・・・第１，第２の乗算回路，３・・・累算回路
，４，５．６・・・第１，第２，第３のメモリ回路，７
・・・アドレス発生回路。 、理人（７７８３）弁理士池田憲保 灯 ｑ ｑ 第 ３ 図 ７｛）
回路図，第２図は第１図におけるアドレス発生回路の出
力信号のタイミング図である。第３図は従来技術による
マトリクス演算回路の実施例を示す回路図である。 １，２・・・第１，第２の乗算回路，３・・・累算回路
，４，５．６・・・第１，第２，第３のメモリ回路，７
・・・アドレス発生回路。 、理人（７７８３）弁理士池田憲保 灯 ｑ ｑ 第 ３ 図 ７｛）
Claims (1)
- 【特許請求の範囲】 １）第１、第２、第３のマトリクスをそれぞれ格納して
いる第１、第２、第３のメモリ回路を有して前記第１、
第２、第３のマトリクス乗算を行うマトリクス演算回路
において、前記第１、第２、第３のメモリ回路内のマト
リクス要素をあらかじめ定められたタイミングで読み出
すためのアドレスを発生するアドレス発生回路と、前記
第１のマトリクスと前記第２のマトリクスとの乗算を行
う第１の乗算回路と、該第１乗算回路の乗算結果と前記
第３のマトリクスとの乗算を行う第２の乗算回路と、該
第２の乗算回路の乗算結果を累算する累算回路とを有す
ることを特徴とするマトリスク演算回路。 ２）請求項１記載のマトリクス演算回路において、前記
各回路は、前記第１のメモリ回路の出力を前記第１の乗
算回路の第１の入力に、前記第２のメモリ回路の出力を
前記第１の乗算回路の第２の入力にそれぞれ接続し、前
記第３のメモリ回路の出力を前記第２の乗算回路の第１
の入力に、前記第１の乗算回路の出力を前記第２の乗算
回路の第２の入力にそれぞれ接続し、前記第２の乗算回
路の出力を前記累算回路の入力に接続していることを特
徴とするマトリクス演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306497A JPH03167664A (ja) | 1989-11-28 | 1989-11-28 | マトリクス演算回路 |
| CA002030676A CA2030676C (en) | 1989-11-28 | 1990-11-22 | Matrix arithmetic circuit |
| EP19900122670 EP0430181A3 (en) | 1989-11-28 | 1990-11-27 | Matrix arithmetic circuit |
| US08/102,508 US5299146A (en) | 1989-11-28 | 1993-08-05 | Matrix arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1306497A JPH03167664A (ja) | 1989-11-28 | 1989-11-28 | マトリクス演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03167664A true JPH03167664A (ja) | 1991-07-19 |
Family
ID=17957737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1306497A Pending JPH03167664A (ja) | 1989-11-28 | 1989-11-28 | マトリクス演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5299146A (ja) |
| EP (1) | EP0430181A3 (ja) |
| JP (1) | JPH03167664A (ja) |
| CA (1) | CA2030676C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416250B1 (ko) * | 2001-02-05 | 2004-01-24 | 삼성전자주식회사 | 시분할 방식의 행렬연산기 |
| US10360163B2 (en) | 2016-10-27 | 2019-07-23 | Google Llc | Exploiting input data sparsity in neural network compute units |
| US10175980B2 (en) | 2016-10-27 | 2019-01-08 | Google Llc | Neural network compute tile |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2141847B (en) * | 1983-05-06 | 1986-10-15 | Seiko Instr & Electronics | Matrix multiplication apparatus for graphic display |
| JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
| JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
| US4819155A (en) * | 1987-06-01 | 1989-04-04 | Wulf William A | Apparatus for reading to and writing from memory streams of data while concurrently executing a plurality of data processing operations |
| EP0305709B1 (de) * | 1987-09-01 | 1993-12-29 | Siemens Aktiengesellschaft | Matrix-Matrix-Multiplizierer |
| US5021987A (en) * | 1989-08-31 | 1991-06-04 | General Electric Company | Chain-serial matrix multipliers |
-
1989
- 1989-11-28 JP JP1306497A patent/JPH03167664A/ja active Pending
-
1990
- 1990-11-22 CA CA002030676A patent/CA2030676C/en not_active Expired - Fee Related
- 1990-11-27 EP EP19900122670 patent/EP0430181A3/en not_active Withdrawn
-
1993
- 1993-08-05 US US08/102,508 patent/US5299146A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2030676A1 (en) | 1991-05-29 |
| US5299146A (en) | 1994-03-29 |
| EP0430181A3 (en) | 1992-10-14 |
| CA2030676C (en) | 1994-11-08 |
| EP0430181A2 (en) | 1991-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Forni et al. | The generalized dynamic factor model: representation theory | |
| JPH118567A (ja) | マッチドフィルタおよび同期方法 | |
| CN1685309B (zh) | 计算上高效数学引擎 | |
| WO2002091221A3 (en) | Address generator for fast fourier transform processor | |
| JPH08329261A (ja) | パラメータ曲線発生器 | |
| JPH03167664A (ja) | マトリクス演算回路 | |
| JP2856064B2 (ja) | ディジタルフィルタ | |
| JP2957845B2 (ja) | 高速フーリエ変換装置 | |
| KR100235537B1 (ko) | 디지털 필터의 가변탭 구조 및 그의 곱셈회로 | |
| JPH10260958A (ja) | アドレス生成回路 | |
| JPS61140997A (ja) | 楽音信号発生装置 | |
| Kim et al. | Multiplier for public-key cryptosystem based on cellular automata | |
| JPH05290079A (ja) | 相関計算回路 | |
| JP3012557B2 (ja) | １０進２進変換回路 | |
| JPH1165821A (ja) | データ受信装置及びデータ受信方法 | |
| JPH06152330A (ja) | ディジタルフィルター | |
| JPH04307662A (ja) | 離散コサイン変換装置および逆離散コサイン変換装置 | |
| JP3066666B2 (ja) | 逆量子化器 | |
| JPS616745A (ja) | アドレス発生装置 | |
| CN115495868A (zh) | 一种自回归模型参数的确定方法、计算设备和电子设备 | |
| JPH0452760A (ja) | ベクトル処理装置 | |
| JPH07114344B2 (ja) | ディジタルフィルタ装置 | |
| EP1367500A1 (en) | Electronic device to calculate and generate linear and non-linear functions | |
| JPS5813012A (ja) | ディジタル信号処理回路 | |
| JPH052890A (ja) | 半導体メモリ装置 |