JPH03167664A - マトリクス演算回路 - Google Patents
マトリクス演算回路Info
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- JPH03167664A JPH03167664A JP1306497A JP30649789A JPH03167664A JP H03167664 A JPH03167664 A JP H03167664A JP 1306497 A JP1306497 A JP 1306497A JP 30649789 A JP30649789 A JP 30649789A JP H03167664 A JPH03167664 A JP H03167664A
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- JP
- Japan
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- circuit
- multiplication
- matrix
- output
- input
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- 239000011159 matrix material Substances 0.000 title claims abstract description 40
- 238000004364 calculation method Methods 0.000 claims description 12
- 238000009825 accumulation Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は演算回路に関し,とくにマトリクス乗算を実行
する演算回路に関する。
する演算回路に関する。
[従来の技術コ
マトリクス乗算を2回連続して実行する従来の演算回路
を第2図に示す。マトリクスX,Yを格納している第1
,第2のメモリ回路13.14の出力部DOをそれぞれ
,第1の乗算回路9の第1,第2の入力部IA,IBに
接続し,マトリクスZを格納している第3のメモリ回路
15の出力部DOを第2の乗算回路11の第1の入力部
IAに接続している。アドレス発生回路17の出力部A
I,A2,A3.A4はそれぞれ,第1〜第4のメモリ
回路13〜16の各アドレス入力部AIに接続している
。第1の乗算回路9の出力OZを第1の累算回路10の
入力部IXに,第1の累算回路10の出力部OYを第4
のメモリ回路16の入力部DIにそれぞれ接続している
。第4のメモリ回路16の出力部Doを第2の乗算回路
11の入力部IBに,第2の乗算回路11の出力部OZ
を第2の累算回路12の入力部IXにそれぞれ接続し,
第2の累算回路]2の出力OYを出力端子17に接続し
ている。
を第2図に示す。マトリクスX,Yを格納している第1
,第2のメモリ回路13.14の出力部DOをそれぞれ
,第1の乗算回路9の第1,第2の入力部IA,IBに
接続し,マトリクスZを格納している第3のメモリ回路
15の出力部DOを第2の乗算回路11の第1の入力部
IAに接続している。アドレス発生回路17の出力部A
I,A2,A3.A4はそれぞれ,第1〜第4のメモリ
回路13〜16の各アドレス入力部AIに接続している
。第1の乗算回路9の出力OZを第1の累算回路10の
入力部IXに,第1の累算回路10の出力部OYを第4
のメモリ回路16の入力部DIにそれぞれ接続している
。第4のメモリ回路16の出力部Doを第2の乗算回路
11の入力部IBに,第2の乗算回路11の出力部OZ
を第2の累算回路12の入力部IXにそれぞれ接続し,
第2の累算回路]2の出力OYを出力端子17に接続し
ている。
ここで,マトリクスX,Y,Zの乗算においては,第1
及び第2のメモリ回路13および14からマトリクスX
及びYの要素を読み出し,第1の乗算回路9及び第1の
累算回路10によりXxYを廣算してその結果を第4の
メモリ回路16に書き込む。さらに1第4のメモリ回路
16及び第3のメモリ回路15からマトリクスZの要素
及びX×Yの演算結果の要素を読み出し,(XXY)X
Zを計算することにより2回のマトリクス乗算を実行す
る演算回路を構戊していた。この演算方法について詳細
に説明する。
及び第2のメモリ回路13および14からマトリクスX
及びYの要素を読み出し,第1の乗算回路9及び第1の
累算回路10によりXxYを廣算してその結果を第4の
メモリ回路16に書き込む。さらに1第4のメモリ回路
16及び第3のメモリ回路15からマトリクスZの要素
及びX×Yの演算結果の要素を読み出し,(XXY)X
Zを計算することにより2回のマトリクス乗算を実行す
る演算回路を構戊していた。この演算方法について詳細
に説明する。
いまNXNのマトリクスX,Y及びZを考える。
それぞれのマトリスクは以下の(1)〜(3)式に示す
要素で構成されるものとする。
要素で構成されるものとする。
ここで,マトリクス乗算結果となるマトリクスの各要素
は次の(4)式で示される。
は次の(4)式で示される。
(,X X Y)
N
1エー Σ
j−0
(x,
× y Iffi)
(4)
次に,xxyの結果をX′とすると2回目の乗算は
N
(X’ XY) +m− Σ (x’ zX
z III)(5)j−0 となる。
z III)(5)j−0 となる。
以上の説明で明らかなように,従来技術における2回連
続したマトリクス乗算は.(4)式及び(5)式を独立
に演算する方法をとっている。そして,これを計算する
演算回路は,第1の乗算回路9および第1の累算回路1
0による(4)式の演算結果を第4のメモリ回路16に
一時記憶しておき,あらたに第4のメモリ回路16から
読み出した(4)式の演算結果と第3のメモリ回路15
ら読み出したマトリクスZを(5)式に基づいて演算す
る構成となっていた。
続したマトリクス乗算は.(4)式及び(5)式を独立
に演算する方法をとっている。そして,これを計算する
演算回路は,第1の乗算回路9および第1の累算回路1
0による(4)式の演算結果を第4のメモリ回路16に
一時記憶しておき,あらたに第4のメモリ回路16から
読み出した(4)式の演算結果と第3のメモリ回路15
ら読み出したマトリクスZを(5)式に基づいて演算す
る構成となっていた。
〔発明が解決しようとする課題]
しかし,上述した従来技術による演算回路では2回のマ
トリクス乗算をそれぞれ独立に実行するために,途中結
果(xxy)を収納するメモリを必要とする。また,乗
算回路や累算回路をそれぞれ2つずつ必要とするため,
素子数や消費電流が増加し.半導体集積回路においては
チップ面積が増大するという欠点があった。更に.前半
のマトリクス演算(X X Y)のうち後半で使用する
マトリクスの要素の算出が完了しないと後半の乗算が開
始できないため,演算時間が長くなるという欠点があっ
た。
トリクス乗算をそれぞれ独立に実行するために,途中結
果(xxy)を収納するメモリを必要とする。また,乗
算回路や累算回路をそれぞれ2つずつ必要とするため,
素子数や消費電流が増加し.半導体集積回路においては
チップ面積が増大するという欠点があった。更に.前半
のマトリクス演算(X X Y)のうち後半で使用する
マトリクスの要素の算出が完了しないと後半の乗算が開
始できないため,演算時間が長くなるという欠点があっ
た。
[課題を解決するための手段]
本発明は,第1,第2,第3のマトリクスをそれぞれ格
納している第1,第2.第3のメモリ回路を有して前記
第1,第2,第3のマトリクス乗算を行うマトリクス演
算回路において,前記第1第2,第3のメモリ回路内の
マトリクス要素をあらかじめ定められたタイミングで読
み出すためのアドレスを発生するアドレス発生回路と,
前記第1のマトリクスと前記第2のマトリクスとの乗算
を行う第1の乗算回路と,該第1乗算回路の乗算結果と
前記第3のマトリクスとの乗算を行う第2の乗算回路と
,該第2の乗算回路の乗算結果を累算する累算回路とを
有することを特徴とする。
納している第1,第2.第3のメモリ回路を有して前記
第1,第2,第3のマトリクス乗算を行うマトリクス演
算回路において,前記第1第2,第3のメモリ回路内の
マトリクス要素をあらかじめ定められたタイミングで読
み出すためのアドレスを発生するアドレス発生回路と,
前記第1のマトリクスと前記第2のマトリクスとの乗算
を行う第1の乗算回路と,該第1乗算回路の乗算結果と
前記第3のマトリクスとの乗算を行う第2の乗算回路と
,該第2の乗算回路の乗算結果を累算する累算回路とを
有することを特徴とする。
本発明によれば,前記各回路は,前記第1のメモリ回路
の出力を前記第1の乗算回路の第1の入力に,前記第2
のメモリ回路の出力を前記第1の乗算回路の第2の入力
にそれぞれ接続し,前記第3のメモリ回路の出力を前記
第2の乗算回路の第1の入力に,前記第1の乗算回路の
出力を前記第2の乗算回路の第2の入力にそれぞれ接続
し,前記第2の乗算回路の出力を前記累算回路の入力に
接続されて成る。
の出力を前記第1の乗算回路の第1の入力に,前記第2
のメモリ回路の出力を前記第1の乗算回路の第2の入力
にそれぞれ接続し,前記第3のメモリ回路の出力を前記
第2の乗算回路の第1の入力に,前記第1の乗算回路の
出力を前記第2の乗算回路の第2の入力にそれぞれ接続
し,前記第2の乗算回路の出力を前記累算回路の入力に
接続されて成る。
[実施例コ
第1図に本発明の演算回路のブロック図を示す。
第1の乗算回路1の出力Ozを第2の乗算回路2の入力
IBに接続し,第2の乗算回路2の出力02を累算回路
3の入力IXに接続している。第1の乗算回路1の入力
IA,IBと第2の乗算回路2の入力IAをそれぞれマ
トリクスx,y,zを格納している第1,第2,第3の
メモリ回路4,5,6の各出力DOに接続している。ま
た,アドレス発生回路7の出力AI,A2,A3をそれ
ぞれ,第1〜第3のメモリ回路4,5.6の各アドレス
AIに接続し.累算回路3の出力OYを出力端子8に接
続して2回のマトリクス乗算を実行する演算回路を構成
している。ここでこの演算回路のマトリクス乗算方式に
ついて説明する。
IBに接続し,第2の乗算回路2の出力02を累算回路
3の入力IXに接続している。第1の乗算回路1の入力
IA,IBと第2の乗算回路2の入力IAをそれぞれマ
トリクスx,y,zを格納している第1,第2,第3の
メモリ回路4,5,6の各出力DOに接続している。ま
た,アドレス発生回路7の出力AI,A2,A3をそれ
ぞれ,第1〜第3のメモリ回路4,5.6の各アドレス
AIに接続し.累算回路3の出力OYを出力端子8に接
続して2回のマトリクス乗算を実行する演算回路を構成
している。ここでこの演算回路のマトリクス乗算方式に
ついて説明する。
前述した(1)〜(4)式により2回目の乗算結果は,
j−0 1−O
x z Im}(e)
j−0 1−O
XZI.)+ (7)となる。
従って,
(7)式は2つの乗算を直列に
実行し,さらに乗算結果を累算することで実現できる。
即ち.2回連続したマトリクス乗算を第1図に示す演算
回路にて実現できることがわかる。
回路にて実現できることがわかる。
マトリクスの各要素を第1〜第3のメモリ回路4〜6か
ら読み出すためのアドレス発生回路7における出力アド
レスのタイミング波形図を第2図に示す。アドレス出力
A1は前述した(1)式の行要素に対応し,アドレス出
力A2は(2)式の列要素に,アドレス出力A3は(3
)式のマトリクス要素にそれぞれ対応している。
ら読み出すためのアドレス発生回路7における出力アド
レスのタイミング波形図を第2図に示す。アドレス出力
A1は前述した(1)式の行要素に対応し,アドレス出
力A2は(2)式の列要素に,アドレス出力A3は(3
)式のマトリクス要素にそれぞれ対応している。
[発明の効果]
以上説明したように,本発明によれば2つの乗算回路と
1つの累算回路とで演算回路を構或することにより,低
素子数で低消費電力のマトリクス演算回路を提供するこ
とができる。
1つの累算回路とで演算回路を構或することにより,低
素子数で低消費電力のマトリクス演算回路を提供するこ
とができる。
第l図は本発明のマトリクス演算回路の一実施例を示す
回路図,第2図は第1図におけるアドレス発生回路の出
力信号のタイミング図である。第3図は従来技術による
マトリクス演算回路の実施例を示す回路図である。 1,2・・・第1,第2の乗算回路,3・・・累算回路
,4,5.6・・・第1,第2,第3のメモリ回路,7
・・・アドレス発生回路。 、理人(7783)弁理士池田憲保 灯 q q 第 3 図 7{)
回路図,第2図は第1図におけるアドレス発生回路の出
力信号のタイミング図である。第3図は従来技術による
マトリクス演算回路の実施例を示す回路図である。 1,2・・・第1,第2の乗算回路,3・・・累算回路
,4,5.6・・・第1,第2,第3のメモリ回路,7
・・・アドレス発生回路。 、理人(7783)弁理士池田憲保 灯 q q 第 3 図 7{)
Claims (1)
- 【特許請求の範囲】 1)第1、第2、第3のマトリクスをそれぞれ格納して
いる第1、第2、第3のメモリ回路を有して前記第1、
第2、第3のマトリクス乗算を行うマトリクス演算回路
において、前記第1、第2、第3のメモリ回路内のマト
リクス要素をあらかじめ定められたタイミングで読み出
すためのアドレスを発生するアドレス発生回路と、前記
第1のマトリクスと前記第2のマトリクスとの乗算を行
う第1の乗算回路と、該第1乗算回路の乗算結果と前記
第3のマトリクスとの乗算を行う第2の乗算回路と、該
第2の乗算回路の乗算結果を累算する累算回路とを有す
ることを特徴とするマトリスク演算回路。 2)請求項1記載のマトリクス演算回路において、前記
各回路は、前記第1のメモリ回路の出力を前記第1の乗
算回路の第1の入力に、前記第2のメモリ回路の出力を
前記第1の乗算回路の第2の入力にそれぞれ接続し、前
記第3のメモリ回路の出力を前記第2の乗算回路の第1
の入力に、前記第1の乗算回路の出力を前記第2の乗算
回路の第2の入力にそれぞれ接続し、前記第2の乗算回
路の出力を前記累算回路の入力に接続していることを特
徴とするマトリクス演算回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1306497A JPH03167664A (ja) | 1989-11-28 | 1989-11-28 | マトリクス演算回路 |
CA002030676A CA2030676C (en) | 1989-11-28 | 1990-11-22 | Matrix arithmetic circuit |
EP19900122670 EP0430181A3 (en) | 1989-11-28 | 1990-11-27 | Matrix arithmetic circuit |
US08/102,508 US5299146A (en) | 1989-11-28 | 1993-08-05 | Matrix arithmetic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1306497A JPH03167664A (ja) | 1989-11-28 | 1989-11-28 | マトリクス演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03167664A true JPH03167664A (ja) | 1991-07-19 |
Family
ID=17957737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1306497A Pending JPH03167664A (ja) | 1989-11-28 | 1989-11-28 | マトリクス演算回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5299146A (ja) |
EP (1) | EP0430181A3 (ja) |
JP (1) | JPH03167664A (ja) |
CA (1) | CA2030676C (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100416250B1 (ko) * | 2001-02-05 | 2004-01-24 | 삼성전자주식회사 | 시분할 방식의 행렬연산기 |
US10360163B2 (en) | 2016-10-27 | 2019-07-23 | Google Llc | Exploiting input data sparsity in neural network compute units |
US10175980B2 (en) | 2016-10-27 | 2019-01-08 | Google Llc | Neural network compute tile |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2141847B (en) * | 1983-05-06 | 1986-10-15 | Seiko Instr & Electronics | Matrix multiplication apparatus for graphic display |
JPS60163128A (ja) * | 1984-02-02 | 1985-08-26 | Nec Corp | 乗算回路 |
JPS6347874A (ja) * | 1986-08-16 | 1988-02-29 | Nec Corp | 算術演算装置 |
US4819155A (en) * | 1987-06-01 | 1989-04-04 | Wulf William A | Apparatus for reading to and writing from memory streams of data while concurrently executing a plurality of data processing operations |
EP0305709B1 (de) * | 1987-09-01 | 1993-12-29 | Siemens Aktiengesellschaft | Matrix-Matrix-Multiplizierer |
US5021987A (en) * | 1989-08-31 | 1991-06-04 | General Electric Company | Chain-serial matrix multipliers |
-
1989
- 1989-11-28 JP JP1306497A patent/JPH03167664A/ja active Pending
-
1990
- 1990-11-22 CA CA002030676A patent/CA2030676C/en not_active Expired - Fee Related
- 1990-11-27 EP EP19900122670 patent/EP0430181A3/en not_active Withdrawn
-
1993
- 1993-08-05 US US08/102,508 patent/US5299146A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CA2030676A1 (en) | 1991-05-29 |
US5299146A (en) | 1994-03-29 |
EP0430181A3 (en) | 1992-10-14 |
CA2030676C (en) | 1994-11-08 |
EP0430181A2 (en) | 1991-06-05 |
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