JPH08329261A - パラメータ曲線発生器 - Google Patents
パラメータ曲線発生器Info
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- JPH08329261A JPH08329261A JP7134192A JP13419295A JPH08329261A JP H08329261 A JPH08329261 A JP H08329261A JP 7134192 A JP7134192 A JP 7134192A JP 13419295 A JP13419295 A JP 13419295A JP H08329261 A JPH08329261 A JP H08329261A
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- JP
- Japan
- Prior art keywords
- register
- curve
- curve generator
- control point
- stack memory
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
Abstract
(57)【要約】
【目的】 ハードウェア規模を抑え、なおかつ２分割演
算を高速に実行できるベジェ曲線を求めるパラメータ曲
線発生器を提供することを目的とする。 【構成】 加算器８１′〜８３′において（Ｐ0 ＋Ｐ
1 ）／２等が計算され、その結果がそれぞれレジスタ９
２′，９４′，９６′に格納される。次に、加算器８
１′において、レジスタ９２′の内容とレジスタ９４′
の内容が計算され、レジスタ９３′に格納される。そし
て、加算器８３′においてレジスタ９４′の内容とレジ
スタ９６′の内容が計算されて、結果がレジスタ９５′
に格納される。そして加算器８２′においてレジスタ９
３′の内容とレジスタ９５′の内容が計算されて、結果
がレジスタ９４′に格納される。収束判定回路１２
１′，１２２′において収束しているかどうかが判定さ
れ、その結果に応じて処理が変わる。スタックメモリ１
０１′には、レジスタ１４１〜１４３を介してデータが
保存される。
算を高速に実行できるベジェ曲線を求めるパラメータ曲
線発生器を提供することを目的とする。 【構成】 加算器８１′〜８３′において（Ｐ0 ＋Ｐ
1 ）／２等が計算され、その結果がそれぞれレジスタ９
２′，９４′，９６′に格納される。次に、加算器８
１′において、レジスタ９２′の内容とレジスタ９４′
の内容が計算され、レジスタ９３′に格納される。そし
て、加算器８３′においてレジスタ９４′の内容とレジ
スタ９６′の内容が計算されて、結果がレジスタ９５′
に格納される。そして加算器８２′においてレジスタ９
３′の内容とレジスタ９５′の内容が計算されて、結果
がレジスタ９４′に格納される。収束判定回路１２
１′，１２２′において収束しているかどうかが判定さ
れ、その結果に応じて処理が変わる。スタックメモリ１
０１′には、レジスタ１４１〜１４３を介してデータが
保存される。
Description
【０００１】
【産業上の利用分野】この発明は、ＯＡ機器分野におけ
るアウトラインフォント文字や、ＣＡＤ、デザインの分
野等で用いられる任意のパラメータ曲線を発生するパラ
メータ曲線発生器に関する。
るアウトラインフォント文字や、ＣＡＤ、デザインの分
野等で用いられる任意のパラメータ曲線を発生するパラ
メータ曲線発生器に関する。
【０００２】
【従来の技術】まず、曲線としてベジェ曲線について説
明する。３次ベジェ曲線は４点の座標Ｐ0 ，Ｐ1 ，Ｐ
2 ，Ｐ3 を用いて次式で表される。
明する。３次ベジェ曲線は４点の座標Ｐ0 ，Ｐ1 ，Ｐ
2 ，Ｐ3 を用いて次式で表される。
【０００３】
【数１】 P(t)＝P0(1−t)3 ＋3P1t(1−t)2 ＋ 3P2t2(1−t)＋P3t3 （０≦ｔ≦１） このベジェ曲線（Ｐ0 …Ｐ3 ）は、図１に示すように制
御点（Ｐ0 …Ｐ3 ）の中点を順次取っていくと、２つの
ベジェ曲線（Ｑ0 …Ｑ3 ，Ｒ0 …Ｒ3 ）に分割される。
ただし、Ｑ3 ＝Ｒ0 である。この分割を繰り返し実行
し、制御点の全長がビット距離１内に至るまで行うこと
により、描画が完成する。
御点（Ｐ0 …Ｐ3 ）の中点を順次取っていくと、２つの
ベジェ曲線（Ｑ0 …Ｑ3 ，Ｒ0 …Ｒ3 ）に分割される。
ただし、Ｑ3 ＝Ｒ0 である。この分割を繰り返し実行
し、制御点の全長がビット距離１内に至るまで行うこと
により、描画が完成する。
【０００４】初期値として与えられた（Ｐ0 …Ｐ3 ）を
分割すると２倍のデータが発生するが、その内片方（Ｒ
0 …Ｒ3 ）をスタックに退避し、片方（Ｑ0 …Ｑ3 ）を
次回の初期値とする。これを繰り返し行い、ある時点で
（Ｑ0 …Ｑ3 ）が集束すると、次回は（Ｒ0 …Ｒ3 ）を
初期値とする。（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ3 ）双方と
も集束した場合には、次回の初期値として直前にスタッ
クに退避した制御点データを復帰して用いる。スタック
が空になると全部の処理が終了する。このように処理を
行うと、ベジェ曲線の展開された描画点列は、Ｐ0 →Ｐ
3 に向って連続的に得られる。
分割すると２倍のデータが発生するが、その内片方（Ｒ
0 …Ｒ3 ）をスタックに退避し、片方（Ｑ0 …Ｑ3 ）を
次回の初期値とする。これを繰り返し行い、ある時点で
（Ｑ0 …Ｑ3 ）が集束すると、次回は（Ｒ0 …Ｒ3 ）を
初期値とする。（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ3 ）双方と
も集束した場合には、次回の初期値として直前にスタッ
クに退避した制御点データを復帰して用いる。スタック
が空になると全部の処理が終了する。このように処理を
行うと、ベジェ曲線の展開された描画点列は、Ｐ0 →Ｐ
3 に向って連続的に得られる。
【０００５】２つの制御点の中点を求める演算には、１
回の加算と１回の１／２除算を必要とする。この場合、
１／２除算は１ビット右シフトにより行えるため、１個
の加算器があれば、その出力を１ビット右にずらしたも
のを得ることで、加算と１／２除算とを行うことができ
る。制御点データがｎビットの場合には、加算結果の上
位ｎ−１ビットが２分割演算の結果である。そして、演
算結果の最上位ビットとして前記加算器の桁上げ出力を
用いてもよい。
回の加算と１回の１／２除算を必要とする。この場合、
１／２除算は１ビット右シフトにより行えるため、１個
の加算器があれば、その出力を１ビット右にずらしたも
のを得ることで、加算と１／２除算とを行うことができ
る。制御点データがｎビットの場合には、加算結果の上
位ｎ−１ビットが２分割演算の結果である。そして、演
算結果の最上位ビットとして前記加算器の桁上げ出力を
用いてもよい。
【０００６】図２は前記２分割演算を行うパラメータ曲
線発生器の回路例である。レジスタ１〜４には前記（Ｐ
0 …Ｐ3 ）が格納される。加算器１１〜１６により２分
割演算が行われ、それぞれ、２１〜２７に演算結果（
Ｑ0 …Ｑ3 ，Ｒ0 …Ｒ3 ）が出力される（Ｑ3 とＲ0 は
同じで２４に出力される）。
線発生器の回路例である。レジスタ１〜４には前記（Ｐ
0 …Ｐ3 ）が格納される。加算器１１〜１６により２分
割演算が行われ、それぞれ、２１〜２７に演算結果（
Ｑ0 …Ｑ3 ，Ｒ0 …Ｒ3 ）が出力される（Ｑ3 とＲ0 は
同じで２４に出力される）。
【０００７】収束判定回路３１，３２では、それぞれ｜
Ｑ0 −Ｑ3 ｜，｜Ｒ0 −Ｒ3 ｜を求めて、これらが予め
設定された収束条件を満たしているかを判定する。すな
わち、ビット距離１内にあるかを判定する。
Ｑ0 −Ｑ3 ｜，｜Ｒ0 −Ｒ3 ｜を求めて、これらが予め
設定された収束条件を満たしているかを判定する。すな
わち、ビット距離１内にあるかを判定する。
【０００８】上述のパラメータ曲線発生器の動作は、制
御点の収束状態に応じて３通りに分類される。すなわ
ち、（Ｑ0 …Ｑ3 ）が収束していない場合、（Ｑ0 …Ｑ
3 ）が収束しており（Ｒ0 …Ｒ3 ）が収束していない場
合、（Ｑ0 …Ｑ3 ）および（Ｒ0 …Ｒ3 ）共に収束して
いる場合の３通りである。この動作は、図示していない
制御回路で制御されている。
御点の収束状態に応じて３通りに分類される。すなわ
ち、（Ｑ0 …Ｑ3 ）が収束していない場合、（Ｑ0 …Ｑ
3 ）が収束しており（Ｒ0 …Ｒ3 ）が収束していない場
合、（Ｑ0 …Ｑ3 ）および（Ｒ0 …Ｒ3 ）共に収束して
いる場合の３通りである。この動作は、図示していない
制御回路で制御されている。
【０００９】（Ｑ0 …Ｑ3 ）が収束していない場合は、
次にセレクタ４１を通じてレジスタ２〜４に（Ｑ1 …Ｑ
3 ）、すなわち、２２，２３，２４に出力される値が格
納される。レジスタ１の内容はＱ0 に等しいのでそのま
まである。同時にバス５１を通じて（Ｒ1 …Ｒ3 ）の３
点の値すなわち、２５，２６，２７に出力される値がス
タックメモリ６１に退避される。そして、新しい（Ｑ1
・・・ Ｑ3 ）に対して同様の演算を行う。
次にセレクタ４１を通じてレジスタ２〜４に（Ｑ1 …Ｑ
3 ）、すなわち、２２，２３，２４に出力される値が格
納される。レジスタ１の内容はＱ0 に等しいのでそのま
まである。同時にバス５１を通じて（Ｒ1 …Ｒ3 ）の３
点の値すなわち、２５，２６，２７に出力される値がス
タックメモリ６１に退避される。そして、新しい（Ｑ1
・・・ Ｑ3 ）に対して同様の演算を行う。
【００１０】（Ｑ0 …Ｑ3 ）が収束しており、（Ｒ0 …
Ｒ3 ）が収束していない場合は、Ｑ0 すなわち、レジス
タ１の出力値２１が出力される。次の点を計算するため
に、セレクタ４１を通じてレジスタ１〜３に（Ｒ0 …Ｒ
2 ）すなわち、２４，２５，２６が格納される。レジス
タ４の内容はＲ3 に等しいのでそのままである。
Ｒ3 ）が収束していない場合は、Ｑ0 すなわち、レジス
タ１の出力値２１が出力される。次の点を計算するため
に、セレクタ４１を通じてレジスタ１〜３に（Ｒ0 …Ｒ
2 ）すなわち、２４，２５，２６が格納される。レジス
タ４の内容はＲ3 に等しいのでそのままである。
【００１１】（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ3 ）が共に収
束している場合は、Ｑ0 ，Ｒ0 が出力される。そして、
Ｒ0 の次の点を計算するために、レジスタ４の内容（Ｒ
3 ）がセレクタ４１を通じてレジスタ１に格納されると
共に、バス５１、セレクタ４１を通じてスタックメモリ
６１から直前に退避された３点の値がレジスタ２〜４に
格納される。
束している場合は、Ｑ0 ，Ｒ0 が出力される。そして、
Ｒ0 の次の点を計算するために、レジスタ４の内容（Ｒ
3 ）がセレクタ４１を通じてレジスタ１に格納されると
共に、バス５１、セレクタ４１を通じてスタックメモリ
６１から直前に退避された３点の値がレジスタ２〜４に
格納される。
【００１２】この回路を動作させるためには、１クロッ
クサイクル中に前記２分割演算、収束判定、セレクタ４
１切替え、レジスタ１〜４への転送、およびスタックメ
モリ６１への退避／復帰が行えるようにクロックサイク
ルを設定する必要がある。すなわち、データの転送時間
は無視すると、 （１クロックサイクル）＞（加算器１段の遅延時間）×３ ＋（収束判定回路遅延時間）＋（セレクタ切替え時間） ＋（レジスタのデータセットアップ時間） と設定し、かつその期間中に３点の制御点データを同時
にスタックメモリに退避／復帰できなければならない。
クサイクル中に前記２分割演算、収束判定、セレクタ４
１切替え、レジスタ１〜４への転送、およびスタックメ
モリ６１への退避／復帰が行えるようにクロックサイク
ルを設定する必要がある。すなわち、データの転送時間
は無視すると、 （１クロックサイクル）＞（加算器１段の遅延時間）×３ ＋（収束判定回路遅延時間）＋（セレクタ切替え時間） ＋（レジスタのデータセットアップ時間） と設定し、かつその期間中に３点の制御点データを同時
にスタックメモリに退避／復帰できなければならない。
【００１３】各制御点データは、それぞれｌ0 ビットか
らなる整数部と、ｌ1 ビットからなる小数部とからなる
浮動小数点データである。誤差を生じずにベジェ曲線を
発生させるためには、小数部のビット数ｌ1 は通常ｌ0
と同程度である必要がある。例えばｌ0 が１６ビットで
あれば、前記パラメータ曲線発生器のレジスタ１〜４、
加算器１１〜１６は３２ビット幅となり、かなり大きな
ハードウェア規模を要する。
らなる整数部と、ｌ1 ビットからなる小数部とからなる
浮動小数点データである。誤差を生じずにベジェ曲線を
発生させるためには、小数部のビット数ｌ1 は通常ｌ0
と同程度である必要がある。例えばｌ0 が１６ビットで
あれば、前記パラメータ曲線発生器のレジスタ１〜４、
加算器１１〜１６は３２ビット幅となり、かなり大きな
ハードウェア規模を要する。
【００１４】また、スタックメモリ６１は、３点の制御
点データを同時に扱うため３２×３＝９６ビットの幅の
ポートが必要となる。同様に、データにバス５１も９６
ビット幅となる。この回路をＬＳＩ化するとき、このよ
うな大きな幅のバスが存在することは、配線面積の増大
を招き不利である。
点データを同時に扱うため３２×３＝９６ビットの幅の
ポートが必要となる。同様に、データにバス５１も９６
ビット幅となる。この回路をＬＳＩ化するとき、このよ
うな大きな幅のバスが存在することは、配線面積の増大
を招き不利である。
【００１５】図３は上述の点を改良した回路例である。
レジスタ７１〜７４は、レジスタ１〜４同様前記（Ｐ0
…Ｐ3 ）が格納される。８１〜８３は加算器であり、図
２の６個から３個に減らされている。また、９１〜９７
はレジスタであり、図２の構成に対し追加されている。
１０１はスタックメモリであり、１１１は、スタックメ
モリ１０１とレジスタ７２〜７４を接続するバスであ
る。この回路は図示していない制御回路で制御されてい
る。
レジスタ７１〜７４は、レジスタ１〜４同様前記（Ｐ0
…Ｐ3 ）が格納される。８１〜８３は加算器であり、図
２の６個から３個に減らされている。また、９１〜９７
はレジスタであり、図２の構成に対し追加されている。
１０１はスタックメモリであり、１１１は、スタックメ
モリ１０１とレジスタ７２〜７４を接続するバスであ
る。この回路は図示していない制御回路で制御されてい
る。
【００１６】この回路の動作を図４，図５，図６のタイ
ミングチャートで説明する。
ミングチャートで説明する。
【００１７】図４，図５，図６において、共通の動作を
行う第４のサイクルまでを説明する。
行う第４のサイクルまでを説明する。
【００１８】まず、第１のサイクルでは、加算器８１〜
８３において、Ｑ1 ＝（Ｐ0 ＋Ｐ1）／２，Ｓ＝（Ｐ1
＋Ｐ2 ）／２，Ｒ2 ＝（Ｐ2 ＋Ｐ3 ）／２が計算され
る。その結果であるＱ1 ，Ｓ，Ｒ2 が、それぞれレジス
タ９２，９４，９６に格納される。それと同時に、Ｐ0
がＱ0 としてレジスタ９１に、Ｐ3 がＲ3 としてレジス
タ９７に転送される。
８３において、Ｑ1 ＝（Ｐ0 ＋Ｐ1）／２，Ｓ＝（Ｐ1
＋Ｐ2 ）／２，Ｒ2 ＝（Ｐ2 ＋Ｐ3 ）／２が計算され
る。その結果であるＱ1 ，Ｓ，Ｒ2 が、それぞれレジス
タ９２，９４，９６に格納される。それと同時に、Ｐ0
がＱ0 としてレジスタ９１に、Ｐ3 がＲ3 としてレジス
タ９７に転送される。
【００１９】第２のサイクルでは、加算器８１において
レジスタ９２の内容とレジスタ９４の内容が加算され１
／２倍されて、結果がＱ3 としてレジスタ９３に格納さ
れる。また、加算器８３において、レジスタ９４の内容
とレジスタ９６の内容が加算され１／２倍されて、結果
がＲ2 としてレジスタ９５に格納される。
レジスタ９２の内容とレジスタ９４の内容が加算され１
／２倍されて、結果がＱ3 としてレジスタ９３に格納さ
れる。また、加算器８３において、レジスタ９４の内容
とレジスタ９６の内容が加算され１／２倍されて、結果
がＲ2 としてレジスタ９５に格納される。
【００２０】第３のサイクルでは、加算器８２において
レジスタ９３の内容とレジスタ９５の内容が加算され１
／２倍されて、結果がＱ3 （Ｒ0 ）としてレジスタ９４
に格納される。この時点で、レジスタ９１にはＱ0 、レ
ジスタ９２にはＱ1 、レジスタ９３にはＱ2 、レジスタ
９４にはＱ3 ＝Ｒ0 、レジスタ９５にはＲ1 、レジスタ
９６にはＲ2 、レジスタ９７にはＲ3 が格納されている
ことになる。このようにして３回のサイクル（３クロッ
ク）で、図２と同様の２分割演算が行える。
レジスタ９３の内容とレジスタ９５の内容が加算され１
／２倍されて、結果がＱ3 （Ｒ0 ）としてレジスタ９４
に格納される。この時点で、レジスタ９１にはＱ0 、レ
ジスタ９２にはＱ1 、レジスタ９３にはＱ2 、レジスタ
９４にはＱ3 ＝Ｒ0 、レジスタ９５にはＲ1 、レジスタ
９６にはＲ2 、レジスタ９７にはＲ3 が格納されている
ことになる。このようにして３回のサイクル（３クロッ
ク）で、図２と同様の２分割演算が行える。
【００２１】第４のサイクルでは、収束判定回路１２
１，１２２において（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ3 ）が
収束しているかどうかが判定され、その結果に応じて処
理が変わる。
１，１２２において（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ3 ）が
収束しているかどうかが判定され、その結果に応じて処
理が変わる。
【００２２】図４は、（Ｑ0 …Ｑ3 ）が収束していない
場合を示している。収束判定回路１２１，１２２の判定
結果で、（Ｑ1 …Ｑ3 ）が次のサイクルの初めにレジス
タ７２〜７４に格納されるようにセレクタ１３１が切替
えられる。そして、第５のサイクルの初めに（Ｑ1 …Ｑ
3 ）がレジスタ７２〜７４に格納される。レジスタ７１
の内容はＱ0 と等しいので、そのままである。一方（Ｒ
1 …Ｒ3 ）は第５，第６，第７サイクルにバス１１１を
通じて順次スタックメモリ１０１に退避される。これが
終了するまで次の前記２分割演算は開始できない。よっ
てこの場合に必要なサイクル数は７である。
場合を示している。収束判定回路１２１，１２２の判定
結果で、（Ｑ1 …Ｑ3 ）が次のサイクルの初めにレジス
タ７２〜７４に格納されるようにセレクタ１３１が切替
えられる。そして、第５のサイクルの初めに（Ｑ1 …Ｑ
3 ）がレジスタ７２〜７４に格納される。レジスタ７１
の内容はＱ0 と等しいので、そのままである。一方（Ｒ
1 …Ｒ3 ）は第５，第６，第７サイクルにバス１１１を
通じて順次スタックメモリ１０１に退避される。これが
終了するまで次の前記２分割演算は開始できない。よっ
てこの場合に必要なサイクル数は７である。
【００２３】図５に、（Ｑ0 …Ｑ3 ）が収束しており
（Ｒ0 …Ｒ3 ）が収束していない場合を示す。第４のサ
イクルの収束判定回路１２１，１２２の判定結果で、Ｑ
0 が出力され、（Ｒ0 …Ｒ2 ）がレジスタ７１〜７３に
格納されるようにセレクタ１３１が切替えられる。第５
のサイクルの初めに（Ｒ0 …Ｒ2 ）がレジスタ７１〜７
３に格納される。レジスタ７４の内容はＲ3 と等しいの
でそのままである。この場合に必要なサイクル数は４で
ある。なぜなら第５のサイクルの初めにレジスタ７１〜
７４の内容が確定するため、第５のサイクル以降で、上
述の第１のサイクル以降の動作が可能だからである。
（Ｒ0 …Ｒ3 ）が収束していない場合を示す。第４のサ
イクルの収束判定回路１２１，１２２の判定結果で、Ｑ
0 が出力され、（Ｒ0 …Ｒ2 ）がレジスタ７１〜７３に
格納されるようにセレクタ１３１が切替えられる。第５
のサイクルの初めに（Ｒ0 …Ｒ2 ）がレジスタ７１〜７
３に格納される。レジスタ７４の内容はＲ3 と等しいの
でそのままである。この場合に必要なサイクル数は４で
ある。なぜなら第５のサイクルの初めにレジスタ７１〜
７４の内容が確定するため、第５のサイクル以降で、上
述の第１のサイクル以降の動作が可能だからである。
【００２４】図６に、（Ｑ0 …Ｑ3 ）および（Ｒ0 …Ｒ
3 ）共に収束している場合を示す。第４のサイクルの収
束判定回路１２１，１２２の判定結果で、Ｑ0 ，Ｒ3 が
出力され、第５，第６，第７サイクルでスタックメモリ
１０１から順次制御点データを復帰できるように、また
レジスタ９７の内容がレジスタ７１に転送されるよう
に、セレクタ１３１が切替えられる。次に第５，第６，
第７サイクルでバス１１１を通じてスタックメモリ１０
１から３点の制御点データ（Ｐ1 ′，Ｐ2 ′，Ｐ3 ′）
がレジスタ７２〜７４に復帰される。また、第５のサイ
クルの初めに、レジスタ９７の内容がセレクタ１３１を
通じてレジスタ７１に格納される（Ｐ0 ′）。第８のサ
イクルの初めにレジスタ７１〜７４が確定しているの
で、この場合に必要なサイクル数は７である。
3 ）共に収束している場合を示す。第４のサイクルの収
束判定回路１２１，１２２の判定結果で、Ｑ0 ，Ｒ3 が
出力され、第５，第６，第７サイクルでスタックメモリ
１０１から順次制御点データを復帰できるように、また
レジスタ９７の内容がレジスタ７１に転送されるよう
に、セレクタ１３１が切替えられる。次に第５，第６，
第７サイクルでバス１１１を通じてスタックメモリ１０
１から３点の制御点データ（Ｐ1 ′，Ｐ2 ′，Ｐ3 ′）
がレジスタ７２〜７４に復帰される。また、第５のサイ
クルの初めに、レジスタ９７の内容がセレクタ１３１を
通じてレジスタ７１に格納される（Ｐ0 ′）。第８のサ
イクルの初めにレジスタ７１〜７４が確定しているの
で、この場合に必要なサイクル数は７である。
【００２５】図３の場合スタックメモリ１０１のデータ
ポート幅およびバス１１１の幅は３２ビットとなり、図
２の回路に比してＬＳＩ向きと言える。
ポート幅およびバス１１１の幅は３２ビットとなり、図
２の回路に比してＬＳＩ向きと言える。
【００２６】この回路を動作させるため、１クロックサ
イクルは、データの転送時間は無視すると、次式のよう
に設定する必要がある。
イクルは、データの転送時間は無視すると、次式のよう
に設定する必要がある。
【００２７】 （１クロックサイクル）＞ｍａｘ｛（加算器１段の遅延時間）， （収束判定回路遅延時間＋セレクタ切替え時間）， （スタックメモリアクセス時間）｝ ＋（レジスタデータセットアップ時間） スタックメモリとしてアクセスの高速なレジスタファイ
ル等を用いれば、図３の１クロックサイクルは、図２の
１クロックサイクルの１／４程度にできる。従って、図
２の回路に比べて、（Ｑ0 …Ｑ3 ）が収束しており（Ｒ
0 …Ｒ3 ）が収束していない場合には、同程度の速度で
処理が可能であるが、それ以外の場合はスタックメモリ
１０１とのバス転送サイクル分だけ遅くなる。
ル等を用いれば、図３の１クロックサイクルは、図２の
１クロックサイクルの１／４程度にできる。従って、図
２の回路に比べて、（Ｑ0 …Ｑ3 ）が収束しており（Ｒ
0 …Ｒ3 ）が収束していない場合には、同程度の速度で
処理が可能であるが、それ以外の場合はスタックメモリ
１０１とのバス転送サイクル分だけ遅くなる。
【００２８】
【発明が解決しようとする課題】上述のように、従来の
回路では、ベジェ曲線を求める２分割演算を高速に実行
しようとすれば、回路規模が大きくなり、バス幅が大き
くなり、その結果ＬＳＩ化が難しかった。そして、回路
規模をおさえ、バス幅を小さくするためには、時分割処
理を行う必要があり、処理速度が遅くなるということが
あった。本発明はハードウェア規模を抑え、なおかつ２
分割演算を高速に実行できるベジェ曲線を求めるパラメ
ータ曲線発生器を供給することを目的とする。
回路では、ベジェ曲線を求める２分割演算を高速に実行
しようとすれば、回路規模が大きくなり、バス幅が大き
くなり、その結果ＬＳＩ化が難しかった。そして、回路
規模をおさえ、バス幅を小さくするためには、時分割処
理を行う必要があり、処理速度が遅くなるということが
あった。本発明はハードウェア規模を抑え、なおかつ２
分割演算を高速に実行できるベジェ曲線を求めるパラメ
ータ曲線発生器を供給することを目的とする。
【００２９】
【課題を解決するための手段】請求項１記載の発明は、
任意のパラメータ曲線を発生するパラメータ曲線発生器
において、前記曲線の制御点の各座標値を格納する第１
のレジスタと、前記レジスタで保持されている制御点を
２分割し、２組の曲線の各制御点を形成する２分割回路
と、前記２分割回路によって形成された２組の曲線の各
制御点を格納する第２のレジスタと、複数組の各制御点
を順次格納するスタックメモリと、前記第１，第２のレ
ジスタと前記スタックメモリとの間に位置し、１組の各
制御点を格納する第３のレジスタと、前記第２のレジス
タで格納される制御点に基づき、前記２分割回路で制御
点の２分割を行わせるか否かを決定する判定回路とを具
備し、予め前記第１のレジスタに与えられる制御点の２
分割操作を繰り返し行うことにより、所望のパラメータ
曲線を発生して出力することを特徴とするパラメータ曲
線発生器である。
任意のパラメータ曲線を発生するパラメータ曲線発生器
において、前記曲線の制御点の各座標値を格納する第１
のレジスタと、前記レジスタで保持されている制御点を
２分割し、２組の曲線の各制御点を形成する２分割回路
と、前記２分割回路によって形成された２組の曲線の各
制御点を格納する第２のレジスタと、複数組の各制御点
を順次格納するスタックメモリと、前記第１，第２のレ
ジスタと前記スタックメモリとの間に位置し、１組の各
制御点を格納する第３のレジスタと、前記第２のレジス
タで格納される制御点に基づき、前記２分割回路で制御
点の２分割を行わせるか否かを決定する判定回路とを具
備し、予め前記第１のレジスタに与えられる制御点の２
分割操作を繰り返し行うことにより、所望のパラメータ
曲線を発生して出力することを特徴とするパラメータ曲
線発生器である。
【００３０】請求項２記載の発明は、前記判定回路の判
定結果に従い、前記２分割回路により形成された２組の
各制御点のうち１組が一時退避される場合、一旦前記第
３のレジスタに格納された後、前記スタックメモリに格
納されることを特徴とする請求項１記載のパラメータ曲
線発生器である。
定結果に従い、前記２分割回路により形成された２組の
各制御点のうち１組が一時退避される場合、一旦前記第
３のレジスタに格納された後、前記スタックメモリに格
納されることを特徴とする請求項１記載のパラメータ曲
線発生器である。
【００３１】請求項３記載の発明は、前記判定回路の判
定結果に従い、一時退避してあった１組の曲線の各制御
点が前記第１のレジスタに転送される場合、前記第３の
レジスタの内容が転送されることを特徴とする請求項１
または２記載のパラメータ曲線発生器である。
定結果に従い、一時退避してあった１組の曲線の各制御
点が前記第１のレジスタに転送される場合、前記第３の
レジスタの内容が転送されることを特徴とする請求項１
または２記載のパラメータ曲線発生器である。
【００３２】請求項４記載の発明は、前記２分割回路の
２分割操作と、前記第３のレジスタと前記スタックメモ
リとの間の転送が、同時平行して行われることを特徴と
する請求項１〜３のいずれかに記載のパラメータ曲線発
生器である。
２分割操作と、前記第３のレジスタと前記スタックメモ
リとの間の転送が、同時平行して行われることを特徴と
する請求項１〜３のいずれかに記載のパラメータ曲線発
生器である。
【００３３】請求項５記載の発明は、前記スタックメモ
リが一度に１個の制御点を読み書きできるように構成さ
れたことを特徴とする請求項１〜４のいずれかに記載の
パラメータ曲線発生器である。
リが一度に１個の制御点を読み書きできるように構成さ
れたことを特徴とする請求項１〜４のいずれかに記載の
パラメータ曲線発生器である。
【００３４】請求項６記載の発明は、前記２分割回路が
３個の加算器により構成され、各制御点の２分割操作が
３クロックで終了することを特徴とする請求項の１〜５
のいずれかに記載のパラメータ曲線発生器である。
３個の加算器により構成され、各制御点の２分割操作が
３クロックで終了することを特徴とする請求項の１〜５
のいずれかに記載のパラメータ曲線発生器である。
【００３５】請求項７記載の発明は、前記各レジスタお
よびスタックメモリが、整数部と少数部とで構成された
ことを特徴とする請求項１〜６のいずれかに記載のパラ
メータ曲線発生器である。
よびスタックメモリが、整数部と少数部とで構成された
ことを特徴とする請求項１〜６のいずれかに記載のパラ
メータ曲線発生器である。
【００３６】請求項８記載の発明は、発生する曲線がペ
ジェ曲線であることを特徴とする請求項１〜７のいずれ
かに記載のパラメータ曲線発生器である。
ジェ曲線であることを特徴とする請求項１〜７のいずれ
かに記載のパラメータ曲線発生器である。
【００３７】請求項９記載の発明は、前記ベジェ曲線が
ｘ，ｙ座標を持つ２次元空間のものであり、ｘ，ｙ座標
の個々に前記レジスタ、スタックメモリを有することを
特徴とする請求項８記載のパラメータ曲線発生器であ
る。
ｘ，ｙ座標を持つ２次元空間のものであり、ｘ，ｙ座標
の個々に前記レジスタ、スタックメモリを有することを
特徴とする請求項８記載のパラメータ曲線発生器であ
る。
【００３８】請求項１０記載の発明は、前記発生した曲
線を出力する出力手段を有することを特徴とする請求項
１〜９のいずれかに記載のパラメータ曲線発生器であ
る。
線を出力する出力手段を有することを特徴とする請求項
１〜９のいずれかに記載のパラメータ曲線発生器であ
る。
【００３９】請求項１１記載の発明は、前記出力手段が
プリンタであることを特徴とする請求項１０記載のパラ
メータ曲線発生器である。
プリンタであることを特徴とする請求項１０記載のパラ
メータ曲線発生器である。
【００４０】
【作用】本発明のパラメータ曲線発生器は、第１のレジ
スタに与えられるベジェ曲線の点に対して、スタックメ
モリへそれぞれの加算器からのデータを退避／復帰動作
することにより、２分割操作を繰り返し行い、所望のパ
ラメータ曲線を発生している。
スタに与えられるベジェ曲線の点に対して、スタックメ
モリへそれぞれの加算器からのデータを退避／復帰動作
することにより、２分割操作を繰り返し行い、所望のパ
ラメータ曲線を発生している。
【００４１】そして、本発明のパラメータ曲線発生器
は、第３のレジスタを用いることにより、前記２分割回
路によるベジェ曲線の制御点の２分割動作と、一組の各
制御点の前記スタックメモリへの退避／復帰動作を同時
平行して行えるようしている。このため、１回の前記２
分割演算を、収束状態に関わらず全ての場合について、
４クロックサイクルで行うことができる。
は、第３のレジスタを用いることにより、前記２分割回
路によるベジェ曲線の制御点の２分割動作と、一組の各
制御点の前記スタックメモリへの退避／復帰動作を同時
平行して行えるようしている。このため、１回の前記２
分割演算を、収束状態に関わらず全ての場合について、
４クロックサイクルで行うことができる。
【００４２】
【実施例】図７は、本発明の実施例を示したものであ
る。図３と比較し、機能、位置に変化のないものは図３
の構成の番号に′を付けて表示している。レジスタ１４
１〜１４３のみが、上記で説明した図３の構成に対し、
本発明で付加されたものであり、回路規模の増加は僅か
である。
る。図３と比較し、機能、位置に変化のないものは図３
の構成の番号に′を付けて表示している。レジスタ１４
１〜１４３のみが、上記で説明した図３の構成に対し、
本発明で付加されたものであり、回路規模の増加は僅か
である。
【００４３】以下、図７の動作を図８，図９，図１０の
タイミングチャートを用いて説明する。なお、この回路
の制御は、図示しない制御回路を用いて行っている。
タイミングチャートを用いて説明する。なお、この回路
の制御は、図示しない制御回路を用いて行っている。
【００４４】図８，図９，図１０において、共通の動作
を行う第４のサイクルまでを説明する。
を行う第４のサイクルまでを説明する。
【００４５】まず、第１のサイクルで、加算器８１′〜
８３′において（Ｐ0 ＋Ｐ1 ）／２，（Ｐ 1 ＋Ｐ2 ）
／２，（Ｐ2 ＋Ｐ3 ）／２が計算され、その結果がＱ
1 ，Ｓ，Ｒ2 として、それぞれレジスタ９２′，９
４′，９６′に格納される。それと同時に、Ｐ0 がＱ0
としてレジスタ９１′に、Ｐ3 がＲ3 としてレジスタ９
７′に転送される。
８３′において（Ｐ0 ＋Ｐ1 ）／２，（Ｐ 1 ＋Ｐ2 ）
／２，（Ｐ2 ＋Ｐ3 ）／２が計算され、その結果がＱ
1 ，Ｓ，Ｒ2 として、それぞれレジスタ９２′，９
４′，９６′に格納される。それと同時に、Ｐ0 がＱ0
としてレジスタ９１′に、Ｐ3 がＲ3 としてレジスタ９
７′に転送される。
【００４６】第２のサイクルでは、加算器８１′におい
て、レジスタ９２′の内容（Ｑ1 ）とレジスタ９４′
（Ｓ）の内容が加算、１／２倍されて、結果（Ｑ2 ）が
レジスタ９３′に格納される。また加算器８３′におい
てレジスタ９４′（Ｓ）の内容とレジスタ９６′（Ｒ
2 ）の内容が加算、１／２倍されて、結果（Ｒ1 ）がレ
ジスタ９５′に格納される。
て、レジスタ９２′の内容（Ｑ1 ）とレジスタ９４′
（Ｓ）の内容が加算、１／２倍されて、結果（Ｑ2 ）が
レジスタ９３′に格納される。また加算器８３′におい
てレジスタ９４′（Ｓ）の内容とレジスタ９６′（Ｒ
2 ）の内容が加算、１／２倍されて、結果（Ｒ1 ）がレ
ジスタ９５′に格納される。
【００４７】第３のサイクルでは、加算器８２′におい
てレジスタ９３′の内容（Ｑ2 ）とレジスタ９５′（Ｒ
1 ）の内容が加算、１／２倍されて、結果（Ｑ3 ，Ｒ
0 ）がレジスタ９４′に格納される。この時点でレジス
タ９１′にはＱ0 、レジスタ９２′にはＱ1 、レジスタ
９３′にはＱ2 、レジスタ９４′にはＱ3 ＝Ｒ0 、レジ
スタ９５′にはＲ1 、レジスタ９６′にはＲ2 、レジス
タ９７′にはＲ3 が格納されている。
てレジスタ９３′の内容（Ｑ2 ）とレジスタ９５′（Ｒ
1 ）の内容が加算、１／２倍されて、結果（Ｑ3 ，Ｒ
0 ）がレジスタ９４′に格納される。この時点でレジス
タ９１′にはＱ0 、レジスタ９２′にはＱ1 、レジスタ
９３′にはＱ2 、レジスタ９４′にはＱ3 ＝Ｒ0 、レジ
スタ９５′にはＲ1 、レジスタ９６′にはＲ2 、レジス
タ９７′にはＲ3 が格納されている。
【００４８】第４のサイクルでは収束判定回路１２
１′，１２２′において（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ
3 ）が収束しているかどうかが判定され、その結果に応
じて処理が変わる。
１′，１２２′において（Ｑ0 …Ｑ3 ），（Ｒ0 …Ｒ
3 ）が収束しているかどうかが判定され、その結果に応
じて処理が変わる。
【００４９】図８は、（Ｑ0 …Ｑ3 ）が収束していない
場合を示している。収束判定回路１２１′，１２２′の
判定結果で、（Ｑ1 …Ｑ3 ）が第５のサイクルの初めに
レジスタ７２′〜７４′に格納されるように、また、
（Ｒ1 …Ｒ3 ）が第５のサイクルの初めにレジスタ１４
１〜１４３に格納されるように、セレクタ１３１′が切
替えられる。第５のサイクルで（Ｑ1 …Ｑ3 ）がレジス
タ７２′〜７４′に格納される。レジスタ７１′の内容
はＱ0 と等しいのでそのままである。また、（Ｒ1 …Ｒ
3 ）がレジスタ１４１〜１４３に格納される。さらに、
第５，第６，第７サイクルで、レジスタ１４１〜１４３
の内容が順次スタックメモリ１０１′に退避される。こ
のときレジスタ１４１〜１４３の内容は変化しない。
場合を示している。収束判定回路１２１′，１２２′の
判定結果で、（Ｑ1 …Ｑ3 ）が第５のサイクルの初めに
レジスタ７２′〜７４′に格納されるように、また、
（Ｒ1 …Ｒ3 ）が第５のサイクルの初めにレジスタ１４
１〜１４３に格納されるように、セレクタ１３１′が切
替えられる。第５のサイクルで（Ｑ1 …Ｑ3 ）がレジス
タ７２′〜７４′に格納される。レジスタ７１′の内容
はＱ0 と等しいのでそのままである。また、（Ｒ1 …Ｒ
3 ）がレジスタ１４１〜１４３に格納される。さらに、
第５，第６，第７サイクルで、レジスタ１４１〜１４３
の内容が順次スタックメモリ１０１′に退避される。こ
のときレジスタ１４１〜１４３の内容は変化しない。
【００５０】図９は、（Ｑ0 …Ｑ3 ）が収束しており
（Ｒ0 …Ｒ3 ）が収束していない場合を示している。収
束判定回路１２１′，１２２′の判定結果で、Ｑ0 が出
力され、（Ｒ0 …Ｒ2 ）がレジスタ７１′〜７３′に格
納されるようにセレクタ１３１′が切替えられる。第５
のサイクルの初めに（Ｒ0 …Ｒ2 ）がレジスタ７１′〜
７３′に格納される。レジスタ７４′の内容はＲ3 と等
しいのでそのままである。
（Ｒ0 …Ｒ3 ）が収束していない場合を示している。収
束判定回路１２１′，１２２′の判定結果で、Ｑ0 が出
力され、（Ｒ0 …Ｒ2 ）がレジスタ７１′〜７３′に格
納されるようにセレクタ１３１′が切替えられる。第５
のサイクルの初めに（Ｒ0 …Ｒ2 ）がレジスタ７１′〜
７３′に格納される。レジスタ７４′の内容はＲ3 と等
しいのでそのままである。
【００５１】図１０は、（Ｑ0 …Ｑ3 ）および（Ｒ0 …
Ｒ3 ）共に収束している場合を示している。収束判定回
路１２１′，１２２′の判定結果で、Ｑ0 ，Ｒ0 が出力
され、第５のサイクルでレジスタ１４１〜１４３の内容
（Ｐ1 ′，Ｐ2 ′，Ｐ3 ′）がレジスタ７２′〜７４′
転送されるように、またレジスタ９７′の内容
（Ｐ0′）がレジスタ７１′に転送されるように、セレ
クタ１３１′が切替えられる。次に、第５のサイクルの
初めに、レジスタ１４１〜１４３の内容がレジスタ７
２′〜７４′転送される。ここで注意しなければならな
いのは、レジスタ１４１〜１４３の内容は、直前にスタ
ックメモリ１０１′に退避された内容と同一であること
である。また第５のサイクルの初めにレジスタ７４′の
内容がセレクタ１３１′を通じてレジスタ７１′に格納
される。次に第５，第６，第７のサイクルでスタックメ
モリ１０１′からバス１１１′を通じて、スタックメモ
リの先頭から２組目にある制御点データ（Ｐ1 ″，Ｐ
2 ″，Ｐ3 ″）が順次レジスタ１４１〜１４３に復帰さ
れる。また、スタックの先頭を１組前に戻す。この結
果、レジスタ１４１〜１４３の内容とスタックメモリ１
０１′の先頭の１組の制御点データが、１回の前記２分
割演算の後で常に一致する。このレジスタ１４１〜１４
３の内容を用いると、（Ｑ0 …Ｑ3 ）および（Ｒ0 …Ｒ
3 ）共に収束している場合が連続したときでも、制御点
データをレジスタ７２′〜７４′に復帰するために、バ
スサイクルを待つ必要がない。
Ｒ3 ）共に収束している場合を示している。収束判定回
路１２１′，１２２′の判定結果で、Ｑ0 ，Ｒ0 が出力
され、第５のサイクルでレジスタ１４１〜１４３の内容
（Ｐ1 ′，Ｐ2 ′，Ｐ3 ′）がレジスタ７２′〜７４′
転送されるように、またレジスタ９７′の内容
（Ｐ0′）がレジスタ７１′に転送されるように、セレ
クタ１３１′が切替えられる。次に、第５のサイクルの
初めに、レジスタ１４１〜１４３の内容がレジスタ７
２′〜７４′転送される。ここで注意しなければならな
いのは、レジスタ１４１〜１４３の内容は、直前にスタ
ックメモリ１０１′に退避された内容と同一であること
である。また第５のサイクルの初めにレジスタ７４′の
内容がセレクタ１３１′を通じてレジスタ７１′に格納
される。次に第５，第６，第７のサイクルでスタックメ
モリ１０１′からバス１１１′を通じて、スタックメモ
リの先頭から２組目にある制御点データ（Ｐ1 ″，Ｐ
2 ″，Ｐ3 ″）が順次レジスタ１４１〜１４３に復帰さ
れる。また、スタックの先頭を１組前に戻す。この結
果、レジスタ１４１〜１４３の内容とスタックメモリ１
０１′の先頭の１組の制御点データが、１回の前記２分
割演算の後で常に一致する。このレジスタ１４１〜１４
３の内容を用いると、（Ｑ0 …Ｑ3 ）および（Ｒ0 …Ｒ
3 ）共に収束している場合が連続したときでも、制御点
データをレジスタ７２′〜７４′に復帰するために、バ
スサイクルを待つ必要がない。
【００５２】次に、この回路の動作を考察する。
【００５３】１．スタックメモリ１０１′とレジスタ１
４１〜１４３間のバスサイクル ２．レジスタ１４１〜１４３とレジスタ７２′〜７
４′、レジスタ９５′〜９７′間のデータ転送サイクル ３．２分割演算動作 の３つに分けて考える。
４１〜１４３間のバスサイクル ２．レジスタ１４１〜１４３とレジスタ７２′〜７
４′、レジスタ９５′〜９７′間のデータ転送サイクル ３．２分割演算動作 の３つに分けて考える。
【００５４】１のバスサイクルが生じるのは、必ず第
５，第６，第７サイクル目である。
５，第６，第７サイクル目である。
【００５５】２の転送サイクルが生じるのは、必ず第５
のサイクルの初めである。
のサイクルの初めである。
【００５６】３の２分割演算動作において、第５のサイ
クルの初めに次の動作に必要なデータは、レジスタ７
１′〜７４′に確定している。このレジスタ７１′〜７
４′の値を用いて、独立に連続して２分割演算動作は可
能である。
クルの初めに次の動作に必要なデータは、レジスタ７
１′〜７４′に確定している。このレジスタ７１′〜７
４′の値を用いて、独立に連続して２分割演算動作は可
能である。
【００５７】したがって、この回路の動作において、バ
スサイクルおよび転送サイクルと２分割演算動作とは、
パイプライン動作が可能である。このため、この様にパ
イプライン動作を行えば、このとき見かけ上、１回の２
分割演算動作が４クロックサイクルで行える。
スサイクルおよび転送サイクルと２分割演算動作とは、
パイプライン動作が可能である。このため、この様にパ
イプライン動作を行えば、このとき見かけ上、１回の２
分割演算動作が４クロックサイクルで行える。
【００５８】必要なクロックサイクル数を求めるにあた
り、パイプライン動作を行って４クロックサイクルで行
うことにする。
り、パイプライン動作を行って４クロックサイクルで行
うことにする。
【００５９】また１クロックサイクルも、図３の回路と
同様の時間に設定することができる。従って図３と同程
度のハードウェア規模でありながら、図２と同程度の速
度で、２分割演算が行える。
同様の時間に設定することができる。従って図３と同程
度のハードウェア規模でありながら、図２と同程度の速
度で、２分割演算が行える。
【００６０】以上１次元のデータを元に説明してきた
が、本発明が係るベジェ曲線は、通常ｘ，ｙ座標を持つ
２次元空間上のものであり、これには上述のパラメータ
曲線発生器を２組備えればよい。この場合上述の収束状
態はｘ，ｙの双方とも収束している場合を収束している
として、ｘ，ｙで同じ動作を行う。
が、本発明が係るベジェ曲線は、通常ｘ，ｙ座標を持つ
２次元空間上のものであり、これには上述のパラメータ
曲線発生器を２組備えればよい。この場合上述の収束状
態はｘ，ｙの双方とも収束している場合を収束している
として、ｘ，ｙで同じ動作を行う。
【００６１】また、説明の簡単のため図３，図７におい
てレジスタ９１，９７，９１′，９７′を用いたが、こ
れらは無くてもよい。その場合、レジスタ９１，９
１′，９７，９７′は、それぞれレジスタ７１，７
１′，７４，７４′を用いることになる。
てレジスタ９１，９７，９１′，９７′を用いたが、こ
れらは無くてもよい。その場合、レジスタ９１，９
１′，９７，９７′は、それぞれレジスタ７１，７
１′，７４，７４′を用いることになる。
【００６２】本実施例で説明したパラメータ曲線発生器
は、メモリに記憶されているアウトラインフォントデー
タをパラメータ曲線発生器に入力することにより、曲線
を展開するための制御点を導出し、導出された制御点に
基づき曲線を展開し、不図示のプリンタや表示器により
曲線を出力できる。
は、メモリに記憶されているアウトラインフォントデー
タをパラメータ曲線発生器に入力することにより、曲線
を展開するための制御点を導出し、導出された制御点に
基づき曲線を展開し、不図示のプリンタや表示器により
曲線を出力できる。
【００６３】
【発明の効果】以上説明したように、本発明のパラメー
タ曲線発生器は、ベジェ曲線を少ないハードウェア量で
ありながら、高速に展開することができる。またバス幅
を抑えることで特にＬＳＩ化に適している。
タ曲線発生器は、ベジェ曲線を少ないハードウェア量で
ありながら、高速に展開することができる。またバス幅
を抑えることで特にＬＳＩ化に適している。
【図１】３次のベジェ曲線を２つに分割することを説明
する図である。
する図である。
【図２】パラメータ曲線発生器の構成を説明するブロッ
ク図である。
ク図である。
【図３】パラメータ曲線発生器の構成を説明するブロッ
ク図である。
ク図である。
【図４】図３の構成の各部の動作タイミングを説明する
図である。
図である。
【図５】図３の構成の各部の動作タイミングを説明する
図である。
図である。
【図６】図３の構成の各部の動作タイミングを説明する
図である。
図である。
【図７】本発明の構成を説明するブロック図である。
【図８】本発明の構成の各部の動作タイミングを説明す
る図である。
る図である。
【図９】本発明の構成の各部の動作タイミングを説明す
る図である。
る図である。
【図１０】本発明の構成の各部の動作タイミングを説明
する図である。
する図である。
【符号の説明】 １，２，３，４，７１，７２，７３，７４，９１，９
２，９３，９４，９５，９６，９７，７１′，７２′，
７３′，７４′，９１′，９２′，９３′，９４′，９
５′，９６′，９７′，１４１，１４２，１４３ レジ
スタ １１，１２，１３，１４，１５，１６，８１，８２，８
３，８１′，８２′，８３′ 加算器 ３１，３２，１２１，１２２，１２１′，１２２′ 収
束判定回路 ４１，１３１，１３１′ セレクタ ６１，１０１，１０１′ スタックメモリ ５１，１１１，１１１′ バス
２，９３，９４，９５，９６，９７，７１′，７２′，
７３′，７４′，９１′，９２′，９３′，９４′，９
５′，９６′，９７′，１４１，１４２，１４３ レジ
スタ １１，１２，１３，１４，１５，１６，８１，８２，８
３，８１′，８２′，８３′ 加算器 ３１，３２，１２１，１２２，１２１′，１２２′ 収
束判定回路 ４１，１３１，１３１′ セレクタ ６１，１０１，１０１′ スタックメモリ ５１，１１１，１１１′ バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 裕司 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (11)
- 【請求項１】 任意のパラメータ曲線を発生するパラメ
ータ曲線発生器において、 前記曲線の制御点の各座標値を格納する第１のレジスタ
と、 前記レジスタで保持されている制御点を２分割し、２組
の曲線の各制御点を形成する２分割回路と、 前記２分割回路によって形成された２組の曲線の各制御
点を格納する第２のレジスタと、 複数組の各制御点を順次格納するスタックメモリと、 前記第１，第２のレジスタと前記スタックメモリとの間
に位置し、１組の各制御点を格納する第３のレジスタ
と、 前記第２のレジスタで格納される制御点に基づき、前記
２分割回路で制御点の２分割を行わせるか否かを決定す
る判定回路とを具備し、 予め前記第１のレジスタに与えられる制御点の２分割操
作を繰り返し行うことにより、所望のパラメータ曲線を
発生して出力することを特徴とするパラメータ曲線発生
器。 - 【請求項２】 前記判定回路の判定結果に従い、前記２
分割回路により形成された２組の各制御点のうち１組が
一時退避される場合、一旦前記第３のレジスタに格納さ
れた後、前記スタックメモリに格納されることを特徴と
する請求項１記載のパラメータ曲線発生器。 - 【請求項３】 前記判定回路の判定結果に従い、一時退
避してあった１組の曲線の各制御点が前記第１のレジス
タに転送される場合、前記第３のレジスタの内容が転送
されることを特徴とする請求項１または２記載のパラメ
ータ曲線発生器。 - 【請求項４】 前記２分割回路の２分割操作と、前記第
３のレジスタと前記スタックメモリとの間の転送が、同
時平行して行われることを特徴とする請求項１〜３のい
ずれかに記載のパラメータ曲線発生器。 - 【請求項５】 前記スタックメモリが一度に１個の制御
点を読み書きできるように構成されたことを特徴とする
請求項１〜４のいずれかに記載のパラメータ曲線発生
器。 - 【請求項６】 前記２分割回路が３個の加算器により構
成され、各制御点の２分割操作が３クロックで終了する
ことを特徴とする請求項の１〜５のいずれかに記載のパ
ラメータ曲線発生器。 - 【請求項７】 前記各レジスタおよびスタックメモリ
が、整数部と少数部とで構成されたことを特徴とする請
求項１〜６のいずれかに記載のパラメータ曲線発生器。 - 【請求項８】 発生する曲線がペジェ曲線であることを
特徴とする請求項１〜７のいずれかに記載のパラメータ
曲線発生器。 - 【請求項９】 前記ベジェ曲線がｘ，ｙ座標を持つ２次
元空間のものであり、ｘ，ｙ座標の個々に前記レジス
タ、スタックメモリを有することを特徴とする請求項８
記載のパラメータ曲線発生器。 - 【請求項１０】 前記発生した曲線を出力する出力手段
を有することを特徴とする請求項１〜９のいずれかに記
載のパラメータ曲線発生器。 - 【請求項１１】 前記出力手段がプリンタであることを
特徴とする請求項１０記載のパラメータ曲線発生器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134192A JPH08329261A (ja) | 1995-05-31 | 1995-05-31 | パラメータ曲線発生器 |
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