JPH02176879A

JPH02176879A - パラメータ曲線発生器

Info

Publication number: JPH02176879A
Application number: JP63328920A
Authority: JP
Inventors: Naoyuki Kai; 直行甲斐; Masahide Ohashi; 大橋　正秀; Ichiro Nagashima; 一郎長島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-12-28
Filing date: 1988-12-28
Publication date: 1990-07-10
Also published as: EP0376317A3; EP0376317A2; KR970004107B1; KR900010594A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はＯＡ機器分野におけるアウトライン・フォン
ト文字や、３次元のＣＡ、　Ｄ　、デザインの分野等で
用いられるベジェ曲線で表現された任意のパラメータ曲
線を発生するパラメータ曲線発生器に関する。

（従来の技術）一般に、多項式で表わされるパラメータ曲線はベジェ（
Ｉ３ｅｚｌｅｒ）曲線として表わすことができる。第１
１図に示すような０次（ｎは正の整数）のベジェ曲線は
、パラメータｔ　（０≦ｔ≦１）の１次関数で表わされ
る曲線であり、（ｎ＋１）個のｍ次元空間内の制御点ｐ
ｏ、ｐｔ、・・・Ｐｎの座標により、次式で定義される
。

ｐ（ｔ）−ΣＰＩ・　ｃ−ｔ’・（１−ｔ）’−’１、
ｏ　　ｎｌ　　　　　　　　　・・・１この曲線は、当
初はデザイン等の分野でのみ用いられていたが、最近で
はＯＡ機器の分野においても高品位文字のアウトライン
・フォント等に用いられており、ビットマツプ上への高
速な発生の要求が高まっている。

従来ではこのベジェ曲線を、計算機を用いたソフトウェ
ア処理によって発生しており、処理速度が遅いという欠
点がある。

また、計算機を用いずにハードウェア化する方法として
、乗算器を用いて上記１式を計算する方法が考えられる
。しかし、この場合には、乗算器が必要になるためハー
ドウェア量が多くなるという欠点がある。また、各制御
点毎に（ｎＸｍ）回の乗算が必要になり、さらに加算も
必要になるので、処理速度が遅くなる。さらに乗算器を
用いてハードウェア化する方法では、ビットマツプ上に
、連続し重複しないように曲線上の点を発生するように
パラメータｔの刻みの適当な値を決めることが難しいと
いう欠点もある。

また、パラメータｔのいくつかの値でのみ、乗算器を用
いて座標を求め、途中の点は直線補間する方法も考えら
れるが、この場合にも乗算器の他にＤＤＡ　（ディジタ
ル微分解析器）が必要であり、ハードウェア量が多くな
り、また、十分に曲線に近いように直線に分割するため
のパラメータｔの値の決定が難しいという欠点がある。

（発明が解決しようとする：！ｌ１題）このように従来
、パラメータ曲線を発生するために、計算機を用いたソ
フトウェア処理によって行う場合には処理速度が遅いと
いう欠点があり、また、独自のハードウェアを用いて計
算し、発生する場合には、ハードウェア量が多くなる、
処理速度が遅くなる、パラメータの刻みの適当な値を決
めることが難しい、等の欠点がある。

この発明は上記のような考慮してなされたものであり、
その目的は、ハードウェア量が少なくかつ高速に、滑ら
かなパラメータ曲線を発生することができるパラメータ
曲線発生器を提供することにある。

［発明の構成］（課題を解決するための手段と作用）この発明のパラメータ曲線発生器は、ベジェ曲線の制御
点の各座標を保持するレジスタと、上記レジスタで保持
されている制御点を２分割し、２Ｍｉのベジェ曲線の各
制御点を形成する２分割回路と、上記２分割回路によっ
て形成された２組のベジェ曲線の一方の各制御点を保持
するスタックメモリと、上記レジスタで保持される制御
点に基づき、上記２分割回路でベジェ曲線の制御点の２
分割を行わせるせるか否かを決定する判定回路とを具備
し、予め上記レジスタに与えられるベジェ曲線の制御点
の２分割操作を繰返し行うことにより所望のパラメータ
曲線を発生することを特徴とする。

この発明のパラメータ曲線発生器は、２分割回路でベジ
ェ曲線を順次２分割していき、２分割できなくなったな
らば最終に分割された各ベジェ曲線の制御点の座標もし
くは座標の差分を出力することによりパラメータ曲線を
発生する。

（実施列）まず、この発明の詳細な説明の前にベジェ曲線について
説明する。一般に、ベジェ曲線は次に述べるような性質
を持っている。前記１式で与えられるベジェ曲線におい
て、ｔ−ｕ／２とおき、整理すると次の２式が得られる
。

・・・　２同様に、ｔ−（１＋ｖ）／２とおいて、整理すると次の
３式が得られる。

Ｐ（ｔ）これにより、前記１式のベジェ曲線のＯ≦ｔ≦１／２の
部分は、新しいパラメータＵについてのベジェ曲線とな
り、その制御点Ｐｉ′は次の４式％式％また、前記１式のベジェ曲線の１／２≦ｔ≦１の部分も
、新しいパラメータＶについてのベジェ曲線となり、そ
の制御点Ｐｉ′は次の５式で与えられる。

ＰＩ　’　−（１，／２）　ｎ−１−Σｎ−１Ｃｎ−ｊ
　”　Ｐｊ　　　　　’づこれらの新しい制御点は隣り
合った制御点の中点をとっていくことにより得られる。

ｎ−４のベジェ曲線の場合には、第１２図に示すように
互いに隣り合った各制御点の中点を順次とっていくこと
により、制御点ＰＯ−Ｐ２を持っベジェ曲線は制御点Ｐ
Ｏ’〜Ｐ４’を持つ一方のベジェ曲線と、制御点Ｐｏ′
〜Ｐ４’を持つ他方のベジェ曲線に分割される。

この発明のパラメータ曲線発生器は、上述したようなベ
ジェ曲線の性質を利用して、高速にベジェ曲線を発生す
るものである。

次にこの発明の詳細な説明する。第１図はこの発明に係
るパラメータ曲線発生器の概略的な構成を示すブロック
図である。このパラメータ曲線発生器は、発生すべきベ
ジェ曲線の各＄１　ａｌｌ１点のＸ。

ｙ座標がセットされ、その後、順次分割されるベジェ曲
線の各制御点のＸｒＹ座標を保持するためのレジスタ１
１．前記４式及び５式の演算を行って２組のベジェ曲線
の各＄制御点を発生する２分割回路Ｉ２、上記２分割回
路１２で発生された一方の組のベジェ曲線の各制御点を
保持するスタックメモリ１３、上記レジスタ１１の内容
によりベジェ曲線の分割の程度を調べ、２分割をさらに
続けるかどうかを判定する判定回路目とから構成されて
いる。

次にこのように構成された回路の動作を、第２図に示す
フローチャートを用いて説明する。

（ａ）　　まず、スタックメモリ１３がクリアされる。

（ｂ）　　レジスタｔｉにベジェ曲線の各制御点ＰＯ〜
Ｐｎの座標値がセットされる。

（ｃ）　　レジスタＩＩにセットされた各制御点ＰＯ−
Ｐｎの座標値を２分割するかどうかの判定が判定回路１
４で行なわれる。

（ｄ）　２分割が可能なときは、２分割回路１２により
各制御点ＰＯ〜Ｐｎが２分割される。

（ｅ）　２分割された一方がスタックメモリ１３にブツ
シュされる。

（ｆ）　２分割された他方が再びレジスタ１１に戻され
る。そして、（Ｃ）からの動作が繰返される。

（ｇ）　２分割できないときは、レジスタ１１の内容が
出力される。

（ｈ）　　スタックメモリ１３が空がどうが調べられる
。スタックメモリ１３が空ならば動作が終了する。

（ｉ）　　空でなければスタックメモリ１３の内容がレ
ジスタＩＩにポツプされ、（Ｃ）からの動作が繰返され
る。

ここで判定回路１４は後述するように種々の方式のもの
が考えられるが、それぞれの方式に応じて、上２　（ｆ
　）らしくは（ｉ）のステップで読み出されたレジスタ
１１の内容に対して処理を行う。また、分割した結果が
隣り合った２点になるまで分割を続けるような判定の場
合には、上記ステップ（ｇ）でレジスタ１１の内容を出
力する代りに、一つ手前の点からの座標の差分だけを出
力するように構成してもよい。

第３図はこの発明の第１の実施例によるパラメータ曲線
発生器の構成を示すブロック図である。

この発生器はｘ、Ｘ座標からなる２次元空間でｎ次のベ
ジェ曲線を発生するものにこの発明を適用したものであ
り、特にｎ−３の３次のベジェ曲線発生器が示されてい
る。図において、２１は発生すべきベジェ曲線の各制御
点のＸ座標値がセットされるＸレジスタ、２２は同じく
発生すべきベジェ曲線の各制御点のＸ座標値がセットさ
れるｙレジスタ、２３はＸ座標の２分割回路、２４は同
じくＸ座標の２分割回路、２５はＸ座標のスタックメモ
リ、２６は同じくＸ座標のスタックメモリ、２７はＸ及
びＸ座標のスタックメモリ２１．２２の内容を２分割す
るか否かを判定する判定回路、２８はこの判定口７８２
７の出力に基づいて各回路の動作を制御する制御回路、
２９は外部から与えられる制御点のＸ座標値、上記２分
割回路２３の内容及び上記スタックメモリ２５の内容を
選択して上記レジスタ２１に供給するセレクタ、３０は
外部から与えられる制御点のＸ座標値、上記２分割回路
２４の内容及び上記スタックメモリ２６の内容を選択し
て上記レジスタ２２に供給するセレクタである。

上Ｘｅ、　Ｘレジスタ２１は４個の各制御点のＸ座標値
ｘＯ，ｘｌ、ｘ２．ｘ３がセットされる４個のレジスタ
からなり、それぞれが整数部ｇｏビット、小数部Ｎ１　
ビットの１ノジスタになっている。小数部のビット数Ｎ
＋は、誤差を生じないでベジェ曲線を発生させるために
は、整数部のビット数ρ０の３倍が必要であるが、通常
はｇｏビット程度にとっておけば十分である。また、こ
のＸレジスタ２１には、外部から、セレクタ２９を介し
てベジェ曲線の制御点の座標に予め０．５を加えた値が
セットされる。Ｘ座標の２分割回路２３は、Ｘレジスタ
２１の内容（ＮＸ４）ビット（ｇ−Ω０　＋１９１　）
を入力としてこれを２分割し、（ＮＸ３）ビットの第１
の分割出力をスタックメモリ２５に供給し、（ｆｌＸ３
）ビットの第２の分割出力をセレクタ２９を介してＸレ
ジスタ２１に戻す。

Ｘ座標のスタックメモリ２５は（Ω×３）ビットの幅で
ｑ段の深さを持つラストイン・ファーストアウト（Ｌａ
ｓｔ　！ｎ　Ｆｉｒｓｔ　ｏｕｔ　）タイプのメモリで
ある。ここで深さのｑは、ベジェ曲線の最大の分割のレ
ベル数よりも大きくとる必要がある。例えば、ベジェ曲
線がビットマツプ上で隣り合う２点になるまで分割を繰
返すので、ｑの値は前記ビット数ｇに対し、ｌｏｇ２２
ρ程度が必要である。

従って、ｑｌ！例えばｆｌθ程度に設定される。また、
Ｘ座標についても同様に、ｙレジスタ２２は４個の各制
御点のｙ座Ｌ４値ｙＯ，ｙｌ、ｙ２．ｙ３がセットされ
る４個のレジスタからなり、それぞれが整数部ｇｏビッ
ト、小数部ｆ１１　ビットのレジスタになっている。そ
して、このｙレジスタ２２には、外部から、セレクタ３
０を介してベジェ曲線の制御点の座標に予め０．５を加
えた値がセットされる。

さらに、Ｘ座標の２分割回路２４は、ｙレジスタ２２の
内容（ＮＸ４）ビットが入力として供給され、これを２
分割し、（ＩＸ３）と・ノドの第１の分割出力をＸ座標
のスタックメモリ２６に供給し、（Ω×３）ビットの第
２の分割出力をセレクタ３０を介してｙレジスタ２２に
戻す。

上記判定回路２７は、Ｘレジスタ２１内のデータｘＯと
ｘ３それぞれの整数部に基づき判定信号とＸ座標の差分
を出力するＸ座標の判定器３１と、ｙレジスタ２２内の
データｙＯとｙ３それぞれの整数部に基づき判定信号と
Ｘ座標の差分を出力するＸ座標の判定器３２と、両判定
器３１．３２の出力が供給されるＡＮＤ回路３３とから
構成されている。

上記Ｘレジスタ２１にはデータとして予め０．　５が加
えられたＸ座標値が供給されているので、それぞれのレ
ジスタの整数部のみをとることにより、四捨五入をした
ことになる。そして、Ｘ座標の判定器３！は、上記デー
タｘＯとｘ３それぞれの整数部の差、すなわち、ＸＯ（
整数部）−ｘ３（′！１数部）を計算し、この差が０も
しくは±１であるときに１の判定信号を出力し、それ以
外のときには０の判定信号を出力する。Ｘ座標の判定器
３２もこれと同様であり、上記データｙＯとｙ３それぞ
れの整数部の差、すなわち、ｙＯ（整数部）−ｙ３（整
数部）を計算し、この差が０もしくは±１であるときに
１の判定信号を出力し、それ以外のときには０の判定信
号を出力する。上記両判定器３１゜３２の判定信号はＡ
ＮＤ回路３３に供給され、このＡＮＤ回路３３の出力が
全体の判定結果として制御回路２８に供給される。制御
回路２８はこの判定結果に基づき前記スタックメモリ２
５．２８のブツシュ、ポツプの制御、セレクタ２９．３
０のデータの選択制御を行うための各種制御信号を発生
する。

Ｘ座標及びＸ座標の２分割回路２３．２４は同様の構成
及び機能を持ち、Ｘ座標の２分割回路２３の具体的回路
構成を第４図に示す。この２分割回路２３は、レジスタ
２１内の内容ｘＯ，ｘｌ、ｘ２．ｘ３が大ノコとして供
給され、各２人力の和を取ってその結果を１ビツト右に
シフトし、ｚＯ，ｚｌ。

ｚ２からなる第１の分割出力及びｚ３．ｚ４゜ｚ５から
なる第２の分割出力を得る６個の加算器４１〜４Ｂで構
成されている。すなわち、加算器４１では人力ｘＯとｘ
ｉとの和が取られる。加算器４２では人力ｘｌとｘ２と
の和が取られる。加算器４３では人力Ｘ２とｘ３との和
が取られる。加算器４１の出力は１ビツト右にシフトさ
れることによって１７２の値にされ、加算器４４に供給
される。加算器４２の出力も１ビツト右にシフトされる
ことによって１／２の値にされ、加算器４４に供給され
る。

加算器４４ではそれぞれ１／２の値にされた加算器４１
と４２の出力の和が取られる。加算器４２の出力は１ビ
ツト右にシフトされることによって１７２の値にされ、
加算器４５に供給される。加算器４３の出力も１ビツト
右にシフトされることによって１／２の値にされ、加算
器４５に供給される。加算器４５ではそれぞれ１／２の
値にされた加算器４２と４３の出力の和が取られる。加
算器４４の出力は１ビツト右にシフトされることによっ
て１／２の値にされ、加算器４Ｂに供給される。加算器
４５の出力も１ビツト右にシフトされることによって１
／２の値にされ、加算器４Ｇに供給される。加算器４Ｇ
ではそれぞれ１／２の値にされた加算器４４と４５の出
力の和が取られる。なお、２分割された新しい制御点は
、一方がｘ３．ｚ５．ｚ４．ｚ３になり、他方がｚ３．
ｚ２．ｚｌ、ｚＯになるが、スタックメモリ２５に供給
されるデータとしては１点分が省略されている。

この実施例回路におけるベジェ曲線の発生は次のような
手順で行なわれる。

■　Ｘ座標及びＸ座標のスタックメモリ２５．２６がク
リアされる。

■　レジスタ１１にベジェ曲線の各制御点Ｐｏ。

Ｐｉ、Ｐ２．Ｐ３のｘＦＭ標値、Ｘ座標値にそれぞれ０
．５が加えられ、セレクタ２９．３０を介してレジスタ
２１．２２にｘＯ，ｘｌ、ｘ２．ｘ３、ｙＯ。

ｙｌ、ｙ２．ｙ３としてセットされる。

■　レジスタ２１．２２にセットされた各制御点Ｐ１〜
Ｐ３のＸ座！ｊＡ値及びＸ座標値を２分割するかどうか
の判定が判定回路２７で行なわれる。

■　判定回路２７における判定結果が０、すなわち２分
割が可能なときは、２分割回路２３．２４でそれぞれ２
分割が行なわれ、第１の分割出力がＸ座標及びｙＦ！Ｍ
ｉｌｌのスタックメモリ２５．２８にブツシュされ、第
２の分割出力がセレクタ２９．　：（０を介してレジス
タ２１．２２にセットされる。なお、このとき、レジス
タ２１．２２のｘｏ、ｙＯはそのままである。

その後、■の動作が繰返し行なわれる。

■　判定回路２７における判定結果が１であれば、Ｘ座
標及びＸ座標の差分が判定器３１．３２から出力される
。次にｘ３．ｙ３の内容がｘＯ，ｙＯに移され、スタッ
クメモリ２５．２８からポツプしたデータをｘ１〜ｘ３
．ｙｌ−ｙ３に入れる。その後、■の動作が繰返し行な
われる。

上記■〜■の動作と平行して、外部ではＸ座標及びＸ座
標の差分を用いて、ビットマツプ上にベジェ曲線を発生
させることができる。

上記実施例の発生器では、１クロツクサイクルで制御点
の２分割、判定が行なわれる一方で、判定結果が１の場
合にベジェ曲線の１点の座標を発生することができる。

判定回路２７における判定結果が１になるのは、下均す
ると２回に１回なので、平均で２クロツクサイクルでベ
ジェ曲線の１点の座標を発生することができる。

第５図はこの発明の第２の実施例によるパラメータ曲線
発生器の構成を示すブロック図である。

この曲線発生器は前記第１の実施例のものとは異なり、
２分割回路とスタックメモリとを、Ｘ座標とＸ座標とで
共通の１個のみ設けるように構成したものである。すな
わち、Ｘ座標のレジスタ（Ｘレジスタ）５１及びＸ座標
のレジスタ（Ｘレジスタ）５２の内容はセレクタ５３に
よって選択され、Ｘ座標とＸ座標とで共通の２分割回路
５４及び判定回路５５に供給される。上記２分割回路５
４の第１の分割出力はレジスタ５６に一旦格納され、Ｘ
座標とＸ座標とで共通のスタックメモリ５７に供給され
る。また、２分割回路５４の第２の分割出力はレジスタ
５８に一旦格納される。上記スタックメモリ５７の内容
、上記レジスタ５８の内容及び外部からのデータはセレ
クタ５９を介して、Ｘ座標のレジスタ５１もしくはＸ座
標のレジスタ５２に供給される。なお、ここでは判定回
路５５の出力を受けて各種制御信号を発生する制御回路
は省略した。

この実施例の曲線発生器では、２分割回路５４の動作と
、スタックメモリ５７の操作がＸ座標とＸ座標とで互い
に異なっている。すなわち、２分割回路５４でＸ座標に
関して２分割動作が行なわれているとき、スタックメモ
リ５７のブツシュもしくはポツプ操作はＸ座標について
行なわれ、逆にスタックメモリ５７のブツシュもしくは
ポツプ操作がＸ座標について行なわれているとき、２分
割回路５４ではＸ座標に関して２分割動作が行なわれる
。従って、次の■と■の動作が交互に繰返し行なわれる
。

■　セレクタ５３によってＸレジスタ５１の内容が選択
され、２分割回路５４及び判定回路５５に供給される。

レジスタ５１；、　５１１にはそれぞれ１クロツク前の
ｙ座燻についての２分割回路５４の出力が記憶されてお
り、判定回路５５の出力が０ならば、レジスタ５６の内
容がスタックメモリ５７にブツシュされ、レジスタ５８
の内容がセレクタ５９を介してＸレジスタ５２にセット
される。また、判定回路５５の出力が１ならば、スタッ
クメモリ５７の内容がポツプされ、セレクタ５９を介し
てＸレジスタ５２にセットされる。

■　セレクタ５３によってＸレジスタ５２の内容が選択
され、２分割回路５４及び判定回路５５に供給される。

このとき、レジスタ５８．５８にはそれぞれ１クロツク
前のＸ座標についての２分割回路５４の出力が記憶され
ている。そして、判定回路５５の出力が０ならば、レジ
スタ５Ｇの内容がスタックメモリ５７にブツシュされ、
レジスタ５８の内容がセレクタ５９を介してＸレジスタ
５１にセットされる。また、判定回路５５の出力が１な
らば、スタックメモリ５７の内容がポツプされ、セレク
タ５９を介してＸレジスタ５■にセットされる。

この実施例では、加算器を用いて構成される比較的大規
模な回路構成の２分割回路が１個で済むため、第１の実
施例の曲線発生器と比べ、集積回路化する際のチップ面
桔の縮小化を図ることができる。

ところで、この発明の曲線発生器で使用される２分割回
路（第３図中の符号２３．２４や第５図中の符号５４）
は前記のように加算器を用いて構成されるものであるが
、この加算器としてＣＬＡ　（キャリー・ルック・アヘ
ッドン方式ものを使用すれば、高速に２分割処理を行わ
せることができる。しかし、ＣＬＡ方式の加算器は回路
規模が極めて大きくなるため、集積回路化する際に全体
のチップ際が大型になる。これに対し、前記加算器とし
てリップル・キャリ一方式ものを使用すれば、回路現１
莫は小さくなるものの、キャリーの伝播時間が長くなる
ため高速な２分割処理は望めない。

そこで、この発明の曲線発生器では、前記第４図に示す
ような２分割回路を次のように構成することによって、
回路規模を小さくし、かつ高速な２分割処理を可能にし
ている。第６図は上記第４図における２個の加算器４１
．４４の部分の詳細な構成を示す回路図である。ここで
は入力ＸＯとｘｉがｘ００〜ｘ０１５とｘｌＯ〜ｘｌ１
５のそれぞれ１６ビツトで構成されている場合の例であ
り、各加算器はそれぞれ１６個のフルアダーで構成され
ている。

すなわち、ｘＯとｘｉとが入力される加算器４１には１
６個のフルアダーＦＯ〜Ｆ１．５が設けられており、こ
れら１６個のフルアダーはそれぞれ４個のフルアダーＦ
Ｏ−Ｆ３　、Ｆ４〜Ｆ７、Ｆ８〜Ｆ　１１゜Ｆ１２〜Ｆ
１５からなる４個のブロックに分割されている。さらに
各ブロックの終端部には、それぞれのブロックに入力さ
れるキャリー人力信号Ｃｌｎ。

それぞれのブロックから出力されるキャリー出力１Ｊ号
Ｃｏｕｔ及びキャリー伝播条件信号Ｐが供給されるキャ
リー選択回路Ｃ５が設けられている。これら各キャリー
選択回路Ｃ８は、それぞれのブロックで生成されるキャ
リー伝播条件信号Ｐに基づいて前段ブロックからのキャ
リー人力信号Ｃ１ｎもしくはキャリー出力信号ＣｏｕＬ
を選択し、後段ブロックにキャリー人力信号Ｃ１ｎ’　
として出力する。

上記加算器４１の出力及び前記第４図中の加算器４２の
出力は加算器４４に供給されるものであるが、ここで両
加算器４１．４２の出力を１／２にするため、それぞれ
の出力を１ビツトずらして加算器４４に供給する必要が
ある。この加算器４４にも１６個のフルアダーＦＯ〜Ｆ
１５が設けられているが、これら１６個のフルアダーＦ
Ｏ〜Ｆ１５は、加算器４１に対して図中左方向に１個ず
つずれた状態で配置され、かつキャリー選択回路Ｃ８は
加算器４１内のそれに対して同じ位置となるように配置
されている。すなわち、この２分割回路では、上位及び
下位の各加算器において、フルアダーのブロックの境界
が互いに一致するように各フルアダー及びキャリー選択
回路が配置されている。なお、加算器の上位及び下位の
関係は、前記第４図において加算器４１゜４２、４．３
が最下位であり、これらの加算器に対して加算器４４．
４５が上位であり、さらに両加算器４４゜４５に対して
加算器４６が上位となる。

このように２分割回路において、各フルアダーを４個の
ブロックに分割し、各ブロックの終端部にキャリー選択
回路を設けることにより、各加算器では加算器のビット
長にかかわらずキャリー伝播を７ビツト以内に押さえる
ことができる。しかも、上位及び下位の各加算器で、フ
ルアダーのブロックの境界が互いに一致するように各フ
ルアダ及びキャリー選択回路を配置することにより、下
位の加算器から上位の加算器に伝播する場合でも、伝播
長を８ビツト以内にすることができる。

この結果、処理速度はＣＬＡ方式の加算器を用いた場合
と同等になり、回路規模はリップル・キャリ一方式の加
算器を用いたときよりは多少大きくなるが、ＣＬＡ方式
の場合よりも小さくなる。

第７図は上記第６図回路で使用されるフルアダーの具体
的な構成を示す回路図である。このフルアダーは加算器
４１内の最下位のフルアダーＦＯを例示したものであり
、１ビツト分がＯＲアゲ−−８１，。

ＮＡＮＤゲート６２、ＡＮＤゲート６３、ＮＡＮＤゲ−
トロ４．８５、イクスクルーシブＯＲゲート６Ｇ及びＮ
ＡＮＤゲート６７からなり、キャリー伝播条件信号発生
用のＡＮＤゲート６８が設けられたよく知られた構成の
ものである。そして、他のフルアダーもこれと同様に構
成されており、入力だけが異なるだけである。

第８図は上記第６図回路で使用されるキャリー選択回路
の具体的な構成を示す回路図である。この回路は、キャ
リー伝播条件信号Ｐを反転するインバータ７１、フルア
ダーの各ブロックで発生されたキャリー出力信号Ｃｏｕ
ｔと上記インバータ７１の出力とが入力されるＡＮＤゲ
ート７２、キャリー人力信号Ｃ１ｎとキャリー伝播条件
信号Ｐが入力され４ＡＮＤゲート７３及び上記両ＡＮＤ
ゲート７２．７３の出力が人力され、上位ブロックに対
するキャリー人力信号Ｃｌｎ’を出力するＯＲゲート７
４とから構成されている。この回路において、キャリー
伝播条件信号Ｐが１のときには上位ブロックに対するキ
ャリー人力信号Ｃｌｎ’　としてキャリー人力信号Ｃｌ
ｎが出力され、信号Ｐが０のときにはキャリー出力信号
Ｃｏｕｔが出力される。

次にこの発明の第３の実施例について説明する。

上記各実施例の曲線発生器では、判定回路が、２分割回
路で分割された結果が隣り合った２点になるまで分割を
続けるような判定を行う場合について説明したが、次の
ように判定を行うものであってもよい。例えば前記第３
図中の判定回路２７は、レジスタ２１の内容ｘＯ〜Ｘ３
の整数部とレジスタ２２の内容ｙＯ−ｙ３の整数部を入
力とし、この４つの制御点で決定されるベジェ曲線が直
線に十分に近いかどうかを判定するため、２点がビット
マツプ上で隣り合うかどうかを検出している。

ところが、この実施例では、第９図に示すように、４つ
の制御点ＰＯ〜Ｐ３からなるベジェ曲線において、制御
点ＰＯとＰ３との中点Ｑ１（Ｑｌ　−（ＰＯ＋Ｐ３　）
／２）と、！＋１　ｇａ点Ｐ１とＰ２との中点Ｑ２　　
（Ｑ２−　（ＰＩ　＋Ｐ２　）／２）とを結ぶ線分ＱＩ
　Ｑ２の長さを計算し、この値によってベジェ曲線と近
似直線とのずれの程度を判定するようにしたものである
。さらにこの判定の方式としては次の２つものがある。

いま、ベジェ曲線と近似直線との間のずれの許容最大値
（以下、フラットネスと称する）をｅとおくと、１つの
方式では、線分ＱＩ　Ｑ２のＸ及びＸ座標値が共にｅ以
下のときに、近似直線との間のずれが許容範囲内である
と判定するものである。

２つ目の方式は、線分ＱＩ　Ｑ２の長さそのものがｅ以
下のときに近似直線との間のずれが許容範囲内であると
判定するものである。

次にこの発明の第４の実施例について説明する。

第１０図はこの実施例の曲線発生器で使用される判定回
路の構成を示す回路図である。この実施例では、判定す
べきベジェ曲線の４個の制御点のＸ。

Ｘ座標をＰＯ（ｘＯ，ｙＯ）、Ｐｉ　　（ｘｌ、ｙｌ）
、Ｐ２　　（ｘ２．ｙ２）、Ｐ３　　（ｘ３．ｙ３）と
し、これらからＩ　　Ｉ　（ｘｌ　＋ｘ２　）　／２！
　　−１（ｘ。

＋ｘ３）／２ｉ１とＩ　　（（ｙｆ　＋ｙ２　）　／２
）１　（ｙＯ＋ｙ３　）　／２１　１の値を計算し、両
値とフラットネスとの比較を行ない２分割回路の制御を
行うものである。図において、４個のセレクタ８１〜８
４は４個の制御点のＸもしくはＸ座標を選択する。補数
回路８５．８６は上記セレクタ８１．８４の出力を補数
をとる。４人力加算器８７は、上記セレクタ８２．７３
の出力と上記補数回路８５．８６の出力との加算を行う
。シフト回路８８は上記加算器８７の出力を１ビツト右
にシフトすることにより、加算器８７の加算結果の１／
２処理を行う。絶対値比較回路８９は上記シフト回路８
８の出力と、レジスタ９０に予め格納されているフラッ
トネスｅとの比較を行い、判定結果を出力する。すなわ
ち、この判定回路では４個のセレクタ８１〜８４で各制
御点のＸ座標とＸ座標が交互に選択されることによって
、ｆ　（ｘｌ　＋ｘ２　）　／２ｔ　−（（ｘＯ＋ｘ３
　）　／２）　１とフラットネスｅとの比較、Ｉ［（ｙ
ｌ＋ｙ２　）／２１−　（（ｙＯ＋ｙ３　）／２）ｔと
フラットネスｅとの比較が交互に行なわれる。

ここで、Ｘ座標とＸ座標における両方の条件が共に成立
する場合、すなわち、下記の式が成立したときには前記
２分割回路で分割が行なわれないように制御する。

１／２　　（ｘｉ　　＋ｘ２　−ｘｏ　　−ｘ３　　）
　　≦ｅ−＝６１．／２　　（ｙｌ　　＋ｙ２　−ｙＯ
−ｙ３　　）　　≦ｅ　　・・・７このような判定回路
を使用することにより、ベジェ曲線の直線への近似の程
度を一定に保って、ベジェ曲線を複数の直線に分割する
ことができる。

［発明の効果］以上説明したようにこの発明の、（ラメータ曲線発生器
では、ベジェ曲線または一般に）くラメータの多項式で
表わされる曲線上の点を、平均して２クロツクサイクル
に１点の割合いで極めて高速に発生させることができる
。これにより、従来、・ノットウェアで処理していた場
合に比べ、飛躍的に処理速度が向上する。さらに乗算器
を用いないので、乗算器を用いる従来の方法に比べて、
７％−ドウエアの量が少なくて済む上に、処理速度も速
くすることができる。さらに、異なる座標の次元で２分
割回路を共通に使用することにより、さらＩこハードウ
ェアの量を少なくできる。

【図面の簡単な説明】

第１図はこの発明に係るパラメータ曲線発生器の概略的
な構成を示すブロック図、第２図は上記第１図回路の動
作を説明するためのフローチャート、第３図はこの発明
の第１の実施例によるパラメータ曲線発生器の構成を示
すブロック図、第４図は第３図の実施例回路における２
分割回路の具体的構成を示す回路図、第５図はこの発明
の第２の実施例によるパラメータ曲線発生器の構成を示
すブロック図、第６図は第４図の２分割回路の一部の詳
細な構成を示す回路図、第７図は上記第６図回路で使用
されるフルアダーの具体的な構成を示す回路図、第８図
は上記第６図回路で使用されるキャリー選択回路の具体
的な構成を示す回路図、第９図はこの発明のパラメータ
曲線発生器で使用される判定回路を説明するための図、
第１０図はこの発明のパラメータ曲線発生器で使用され
る判定回路の構成を示す回路図、第１１図はｎ次のベジ
ェ曲線を示す図、第１２図はｎ＝４のベジェ曲線を２つ
に分割することを説明するための図である。Ｉｌ、　２１．２２．５１．５２・・・レジスタ、＋２
．２３．２４゜５４・・・２分割回路、＋３．２５．２
６．５７・・・スタックメモリ、１．４．２７．５５・
・・判定回路、５３．５９・・・セレクタ、５６．５！
ｌ・・・レジスタ。出願人代理人　弁理士　鈴江武彦第１　図第図第４図第５図第図第８図第９図第１０図

Claims

【特許請求の範囲】

（１）ベジエ曲線として表わされた任意のパラメータ曲
線を発生するパラメータ曲線発生器において、上記ベジエ曲線の制御点の各座標を保持するレジスタと
、上記レジスタで保持されている制御点を２分割し、２組
のベジエ曲線の各制御点を形成する２分割回路と、上記２分割回路によって形成された２組のベジエ曲線の
一方の各制御点を保持するスタックメモリと、上記レジスタで保持される制御点に基づき、上記２分割
回路でベジエ曲線の制御点の２分割を行わせるせるか否
かを決定する判定回路とを具備し、予め上記レジスタに
与えられるベジエ曲線の制御点の２分割操作を繰返し行
うことにより所望のパラメータ曲線を発生することを特
徴とするパラメータ曲線発生器。
（２）前記判定回路が、パラメータ曲線を表示するビッ
トマップ上で隣り合った２点にまで分解されるまで前記
制御点の分割を繰返すように判定することを特徴とする
請求項１記載のパラメータ曲線発生器。
（３）前記判定回路は、前記２分割回路が前記ベジエ曲
線と、このベジエ曲線の近似直線との間の距離の最大値
が所定値よりも小さくなるまで、ベジエ曲線の制御点の
２分割を繰返すように判定することを特徴とする請求項
１記載のパラメータ曲線発生器。
（４）前記ベジエ曲線が、ｘ、ｙ座標を持つ２次元空間
のものであり、ｘ、ｙ座標の個々に前記レジスタ、タッ
クメモリを有することを特徴とする請求項１記載のパラ
メータ曲線発生器。
（５）前記ベジエ曲線が、ｘ、ｙ座標を持つ２次元空間
のものであり、前記２分割回路はｘ、ｙ座標に共通に設
けられ、この２分割回路はｘ、ｙ座標で交互に制御点の
２分割を行うことを特徴とする請求項１記載のパラメー
タ曲線発生器。
（６）前記判定回路は、予め与えられたベジエ曲線がビ
ットマップ上で隣り合った２点にまで分解されたことを
判定した際に、前記ベジエ曲線上の隣り合った２点の座
標の差分を外部に出力するように構成されている請求項
２記載のパラメータ曲線発生器。
（７）前記レジスタのそれぞれが整数部と少数部とから
なり、これらレジスタに前記ベジエ曲線の各制御点の座
標値を与える際に、各座標値に０．５を加えた値をこれ
らレジスタに与えるようにした請求項１記載のパラメー
タ曲線発生器。
（８）前記２分割回路が複数個の加算器で構成されてい
ることを特徴とする請求項１記載のパラメータ曲線発生
器。
（９）前記２分割回路がそれぞれ複数個のフルアダーと
キャリー選択回路とで構成された複数個の加算器からな
り、上記複数個の各加算器では複数個のフルアダーが複
数のブロックに分割され、各ブロック毎に下位ビット側
から入力されるキャリーの通過条件の成否を判定し、こ
の判定結果に基づき上記キャリー選択回路で下位ビット
側から入力されたキャリーと各ブロックで生成されたキ
ャリーのいずれかを選択して上位ビット側に出力し、上
位及び下位の加算器相互間でフルアダーのブロックの境
界が一致するように上記キャリー選択回路を配置するよ
うにしたことを特徴とする請求項１記載のパラメータ曲
線発生器。
（１０）前記判定回路は、前記ベジエ曲線とその近似直
線との間の距離が所定値よりも小さくなったときに、前
記２分割回路における制御点の２分割処理を中止させる
ように制御することを特徴とする請求項１記載のパラメ
ータ曲線発生器。