JPH0520029A - デジタル掛算器 - Google Patents

Abstract

(57)【要約】 【目的】 小規模で優れた動作速度を持つデジタル掛算
器を提供する。 【構成】 第１の任意のデジタル信号Ｘより任意のビッ
ト分ビットシフトした複数個の信号を得るためのビット
シフト回路１と、第２の任意のデジタル信号Ｙを演算し
て制御信号を発生する制御信号発生回路４と、前記ビッ
トシフトされた複数の信号の中から２つを、前記制御信
号発生回路４で発生した制御信号により選択する選択回
路２と、前記選択された２つのビットシフトされた信号
を加算し出力する加算器３を設け、第１の入力信号Ｘを
任意のビット分ビットシフトした信号をビットシフト回
路１により複数個発生し、複数のビットシフトされた信
号の中から、第２の入力信号Ｙを演算し発生した制御信
号により、２つを選択して加算することにより、出力に
は第１，第２の信号を掛け算した信号Ｐを得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号回路に利
用されるデジタル掛算器に関するものである。

【０００２】

【従来の技術】近年、デジタル信号回路には様々な用途
で掛算器が使用されている。

【０００３】以下に従来のデジタル掛算器の構成と動作
について説明する。図２は従来のデジタル掛算器の構成
の一例を示すブロック図である。図２において、Ｘ１〜
Ｘ５は第１の入力信号、Ｙ１〜Ｙ４は第２の入力信号、
８はＳセル、Ｐ１〜Ｐ９は出力信号である。また、Ｓセ
ル８の構成を図３に示す。図３において、９はＡＮＤ回
路、１０は全加算器である。

【０００４】以上のように構成された掛算器についてそ
の動作を説明する。一般に、掛算器では人間が筆算によ
り掛け算を行うように、２つの入力信号の部分積を求
め、加算器により下位からの桁上がり分と、同位の他の
数値を加算し、その解を得るようなされている。

【０００５】図３のＳセル８は、一桁づつの掛け算を行
うブロックで、２つの入力信号ｘ，ｙの部分積をＡＮＤ
回路９で求め、全加算器１０により部分積と下位からの
桁上がり信号Ｃと、同位の他の数値ｋとを加算すること
により、部分積Ｓ及びより上位への桁上がり信号Ｃ’を
得るようになされている。

【０００６】このＳセルを各桁ごとに使用し、図２のよ
うに構成することにより、２つの入力信号の積を得るよ
うなされている。

【０００７】

【発明が解決しようとする課題】ところが、このような
掛算器の構成では、乗数、被乗数のビット長が長くなる
と加算の桁上がり信号の伝搬経路が非常に長くなり、回
路の速度が損なわれる上に、多くのＳセルが必要である
ことから回路規模が大きくなるといった問題があった。

【０００８】本発明はこのような従来の課題を解消する
ものであり、回路規模や回路の速度に捕らわれない掛算
器を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明のデジタル掛算器は、第１の任意のデジタル信
号より任意のビット分ビットシフトした複数個の信号を
得るためのビットシフト回路と、第２の任意のデジタル
信号を演算して制御信号を発生する制御信号発生回路
と、前記ビットシフトされた複数の信号の中から２つを
前記制御信号発生回路で発生した制御信号により選択す
る選択回路と、前記選択された２つのビットシフトされ
た信号を加算し出力する加算器とを有している。

【００１０】

【作用】上記の構成により本発明は、第１の入力信号を
任意のビット分ビットシフトした信号をビットシフト回
路により複数個発生し、複数のビットシフトされた信号
の中から、第２の入力信号を演算し発生した制御信号に
より２つを選択し、加算することにより、出力には第
１，第２の信号を掛け算した信号を得る。

【００１１】

【実施例】以下に、本発明の一実施例を図面を参照して
説明する。図１は本発明の実施例におけるデジタル掛算
器の構成を示すものである。

【００１２】図１において、１はビットシフト回路、２
は選択回路、３は加算器、４は制御信号発生回路、５は
被乗数Ｘ、６は出力Ｐ、７は乗数Ｙである。

【００１３】以上のように構成されたデジタル掛算器に
ついて、以下その動作を説明する。まず、被乗数Ｘが入
力され、ビットシフト回路１により任意のビット分シフ
トされる。この場合、左へ１ビットシフトすると１／２
倍、２ビットシフトすると１／４倍、３ビットシフトす
ると１／８倍の信号が得られる。

【００１４】次に、乗数Ｙが制御信号発生回路４に入力
され、制御信号が発生される。この制御信号により、
（表１）の組合せのように選択回路２ａおよび選択回路
２ｂに入力されているビットシフト済み信号が抜き出さ
れる。選択回路２ａ及び選択回路２ｂより抜き出された
２つの信号は加算器３により加算され、出力信号Ｐとな
る。

【００１５】

【表１】

【００１６】（表１）に示されたように、２つの信号に
より得られる信号の組合せは１０通りあり、この組合せ
を変えることにより、違う倍率の掛算器も実現できる。

【００１７】

【発明の効果】以上のように本発明は、第１の任意のデ
ジタル信号（Ｘ）より任意のビット分ビットシフトした
複数個の信号を得るためのビットシフト回路（１）と、
第２の任意のデジタル信号（Ｙ）を演算して制御信号を
発生する制御信号発生回路（４）と、前記ビットシフト
された複数の信号の中から２つを制御信号発生回路
（４）で発生した制御信号により選択する選択回路
（２）と、選択された２つのビットシフトされた信号を
加算し出力する加算器（３）とを有することにより、回
路規模が小さく、且つ、回路速度が高速な掛算器を実現
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のデジタル掛算器の構成を示
すブロック図

【図２】従来の掛算器の一構成例を示すブロック図

【図３】従来の掛算器の一構成例に使用されるＳセルの
構成を示すブロック図

【符号の説明】

１ ビットシフト回路 ２ 選択回路 ３ 加算器 ４ 制御信号発生回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】第１のデジタル信号より任意のビット分ビ
   ットシフトした複数個の信号を得るためのビットシフト
   回路と、 第２の任意のデジタル信号を演算して制御信号を発生す
   る制御信号発生回路と、前記ビットシフトされた複数の
   信号の中から２つを前記制御信号発生回路で発生した制
   御信号により選択する選択回路と、 前記選択された２つのビットシフトされた信号を加算し
   出力する加算器と、を備えたデジタル掛算器。