JPH03506086A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 乗算器 ２進数として表されているｙ　ｔｔｊの乗数（ｙ−０，１，２・・・ｎ−１）に よるχ桁の被乗数（ｘ−０，１，２・・・ｍ−１）の乗算（ｍおよびｎは正の整 数）は第１図により実行され得る。第１図には乗算の際に生ずる部分積ＰＰを含 んでいるマトリックスＭＡが示されている。その際に被乗数はＡで、また乗数は Ｂで示されている０部分積は乗数および被乗数ボジシ目ンから成るアンド回路に より作られる。

積ポジションＰはマトリックスの列あたりの部分積の合計により作られる。その 際に積のすぐ１つ下位の桁からの桁上げが考慮されなければならない、第１図で は３つの場が区別され得る。場■には乗算に対して必要である部分積が記載され ている。場Ｉには乗算の際に必要でない部分積が記載されており、同じことが場 ■に対しても当てはまる。マトリックスのボジシツンはこれらの場■および■に ０で示されている。

第１図によるマトリックスに相応して乗算する乗算器を構成するためには、部分 積を形成するアンド回路と、列あたりの部分積を合計する加算回路とが必要であ る。このような乗算器を実現するには、アンド回路および加算回路が、可能なか ぎりわずかな占有場所および可能なかぎり望ましい伝播時間関係をもって１つの チップ上での実現を達成するため、特に有利な仕方で配置されていることが必要 である。さらに、このような乗算器が非常に容易に検査され得ることが必要であ る。

本発明のｔＪＡＢは、上記の要求を満足するように構成されている乗算器を提供 することである。さらに、可変の被乗数および乗数ワード幅の乗算器が容易に製 造され得るように構成することである。

本発明の課題は、２進数として表されている１桁の乗数によるＸ桁の被乗数の乗 算のための乗ＸＨにおいて、ｍ＋ｎ個の並び合って配置されたセル（積ポジシ慶 ンあたりそれぞれ１つのセル）が設けられており、各セルが積ボジシツンに対応 付けられている部分積を形成するためのアンド回路とこれらの積ポジシツンに対 する部分積を合計するだめの加算回路とを含んでいることにより解決される。

半導体モジュール上での実現のため、またモジュールの検査可能性のために、乗 算器が規則的に構成されていることは特に望ましい、従って、乗算器のずぺての セルは等しい数のアンド回路および等しい数の力Ｕ算回路を有するべきである。

すなわち、場！および場■のなかに位置する部分積に対しても、部分積０を作る アンド回路が設けられる。そのためにアンド回路の被乗数入力端は０におかれる 。

このことは、被乗数および乗数が符号なしである場合に当てはまる。

それに対して、符号を有する２進数が乗算されるべきであれば、これらの２進数 の“２の補数”表現を選ぶことが存利である。この場合には、場Ｕのなかに位置 する部分積を作るアンド回路の入力端は、符号を含んでいる被乗数の最上位ビン ｌ−（ＭＳＢ）と接続される。さらに、乗算器の最上位ビットを被乗数と論理演 算するアンド回路にこれらの被乗数ボジシッンが反転されて供給される。最後に なお第ｎ−１の積ポジションのなかで乗数の最上位ビットが加算されなければな らない。

１つのセルのなかのアンド回路および加算回路の配置は、接続線が可能なかぎり 短いように選ばれることが目的にかなっている。その際に、各アンド回路が４つ のアンド要素から成り、それらのうち各々が被乗数ビットを乗数ビットと論理演 算することは目的にかなっている。このようなアンド回路はセルのなかで第１の 段の加算回路に接続される。それに第２のアンド回路が接続されており、これは 再び第１の段の加算回路に接続される。第１の段の加算回路はアンド回路の部分 積を論理演算する。第１の段の加算回路には、第１の段の先行の両加算段の結果 を加算する第２の段の加算回路が接続される。セルの別のユニットが相応の配置 で次々と接続される。すなわち、すぐ次に上位の段の１つの別の加算回路が、下 位の段の２つの加算回路の結果が加算されるべきであるときに挿入される。

検査のためには、被乗数ビットの数が２倍番こされ、またそれにより追加的に生 ずる部分積（場■）が被乗数のＭＳＢおよび乗数ピントから形成され、さらに乗 数ピントの数が常に４つの除算可能な数に拡張され、その際に拡張の最上位ビッ トが作動の場合には０、検査の場合には設定可能であり、拡張の下位ビットが作 動の場合には乗数のＭＳＢに等しく、検査の場合には個々に設定可能であること は有利である。こうして、すべてのアンド回路を個々に検査することが可能であ る。

本発明の他の実施態様は従属請求項にあげられている。

本発明による乗算器は、乗数ワード幅に対数でしか関係しない速い処理速度の点 で優れている０本乗算器は少数の検査パターンにより完全に検査可能である。

本乗算器はたとえば４ビツトのステップの乗数ワード′幅で、また１ビツトのス テップの被乗数ワード幅で実現可能である。レイアウトは非常に規則的であり、 また１つのプログラムにより作成され得る。零乗′Ｘ器は正の２進数も２の補数 ”表現の２進数も乗算し得る。積ポジションあたり等しく構成されたセルから成 る乗Ｘ器の規則的な構成は、種）ｌのワード幅の被乗数および乗数を論理演算す る乗算器の製造を容易にする。

以下１図面に示されている実施例により本発明を一層詳細に説明する。

第１図は部分積マトリックス、 第２図は“２の補数”での乗算に対する１つの相応のマトリックス、第３図は乗 数および被乗数が検査目的で拡張されている、“２の補数”での乗算に対するマ トリックス、 第４１２Ｉは積ポジションあたりアンド回路および加算回路の論理演算を示す回 路図、 第５図は正の数の乗算の際のセルの配置の概要を示す図、第６図は２の補数”表 現での乗算の際のセルの配置を示す図、第７図はセルのなかのアンド回路および 加算回路の順序を示す図、第８１２１ないし第１２図は部分積の論理演算のため に使用されるアンド回路を示す図、 第１３図は使用される乗算器の実施例を示す図、第１４図はＸＮＯＲ回路の実施 例を示す図、第】５図は加算回路の実施例を示す図、第１６図はどのように被乗 数ビットが乗算器に供給されるかの概要を示す図、第１７図はどのように乗数ビ ン）・が場Ｉのなかのアンド回路に対して供給されるかの概要を示す図、 第」８図は乗数ビットの供給に関する概要を示す図、第１９図はどのように最下 位のセルの加算回路の桁上げ入力端が検査の場合に接続されるかを示す回路図で ある。

第１図には、正の数の乗算の際に生ずる部分積から成るマトリックスが示されて いる。積形成のために必要な文積はその際に場ｍのなかに配置されている。規則 性の理由から追加的に場１および場ｎが示されており、それらのなかでは部分積 はそれぞれ０である。これらの範囲は積ポジシッンＰの形成のためには必要でな い、第１図ではｍ桁の被乗数Ａが１桁の乗１１！Ｂにより乗算される。

符号を含んでいる２進数による乗算が実行されるべきであれば、そのために“２ の補数”表現を使用することが目的にかなっている。第２図には第１図に相応す るマトリックスが示されている。ここには乗数Ｂ０ないしＢ、ｌによる被乗数Ａ 。

ないしＡ、の乗算が示されている。先ず、乗算のために必要である部分積が記載 されている場ｍが示されている。その際に、符号を表す乗数の最上位ビットＢ。

が相応の被乗数ビットにより論理演算されるマトリックスの最後から２番目の行 のなかでこれらの被乗数ピントは反転されて使用されることが注意をひく、さら になお”２の補数５表現のために最上位ビットＢ、は積ボジシッンＰ、のなかで 加算されなければならず、そのなかで乗数の最上位ビン）　（ＭＳＢ）Ｂｓによ る最下位の被乗数ピッ）　（ＬＳＢ）Ａ、の論理演算の結果が生ずる。第２図中 の場Ｉは第１図中のそれに相当する。すなわち零で満たされており、他方におい て第２図中の場りは第１図中とは異なる仕方で取り扱われる。ここには、それぞ れ被乗数の最上位ビットＡ３が乗数Ｂ、ないし６□の対応付けられているボジシ ッンと論理演算されている部分積が生ずる。マトリックスの下側の縁には次いで 積ボジシヲンＰ、ないしＰ、が生ずる。もう１つの別の積ボジシッンＰ、が場合 によっては行われる桁上げのために設けられ得る。

規則性の理由から、場Ｉおよび場■のなかに位置する部分積が作られることも有 意義である。その場合、第２図の列のなかに位置するそれぞれ個々の積ボジシッ ンＰに対応付けられている部分積が得られる。各列のなかには同数の部分積が存 在しており、それに応して列あたり同数の回路が部分積の発生のために設けられ なければならない。

第２図では被乗数Ａは既に３つのポジションだけ拡張されている。被乗数ボジン ヨンＡｍ　、Ａｓ　、Ａｈに対してはそれぞれ被乗数の最上位ビットＡ、が利用 される。乗数の相応の拡張は検査の目的から有意義である。このような場合に対 するマトリックスが第３図中に示されている。乗数の拡張は、拡張された乗ＤＢ の大きさが４により除算可能であるように行われる。第２図に相応するマトリッ クスではその場合に４つのポジションが付加されなければならないであろう。拡 張された乗数ピノＩ−Ｂ、　、Ｂ、　、Ｂ１１はその際に乗数の最上位ビットＢ 、に等しく七ッＩ・され、それに対して拡張された乗数ピッｌ−Ｂ、は作動の場 合に０にセットされる。この拡張は作動の場合には影響を有さない。なぜならば 、乗数が正しく２の補数”で表されているからである。しかし、後で説明する検 査の場合には各拡張された乗数ビットＢ４ないしＢ、は個々に駆動され、またそ れによって個々に部分積の形成のために使用される回路の個別の検査が行われ得 る。

以下、どのように乗算器が構成されているかを説明する。その際に一般に第３図 によるマトリックスから出発される。

第４図には、積ポジシッンＰに対して値を求める回路の原理が示されている。

すなわち、第４図による回路はマトリックスの１つの列に対応付けられている。

第４図の例では１６ビツ）−のワード幅を有する被乗数および乗数が互いに８ｉ ｉｉ理演算される０部分積の発生はアンド回ＢＵＤにより行われ、その際に各ア ンド回路ＵＤは４つのアンド要素を含んでおり、それのうち各アンド要素がそれ ぞれ１つの部分積を形成する。それに応して各アンド回路ＵＤが４つの部分積を 出力端に発し、これらは加算回路のなかでそれぞれ加算される。加算回路Ａ、Ｄ はこうして４つのビットを加算し得るように構成されていなければならない、相 応の回路が第１５図に示されている。すなわち、加算回路ＡＤは４つの入力信号 から和ビットｓＢおよび桁上げビットＣＢの２つの出力信号を作る。

各アンド回路ＵＤには従って、段１の加算回路と呼ばれるべき加算回路が対応付 けられている。これらの加算回路は参照符号ＡＤ＋を付されている。複数個の加 算回路ＡＤ＋が存在しているならば、それらの出力値である和ビットＳＢはさら に加算されなければならない。このことは、参照符号ＡＤ１１を付されている段 ２の加算回路により行われる。第４（２Ｉではもう１つの別の加算回路、すなわ ち参照符号ＡＤＩＩＩを付されている段３の加算回路が必要であり、その出力端 に積ポジションに対する値Ｓ（和ビット）およびＣ（桁上げピント）が発せられ る。加算回路Ａ、Ｄはすべて等しく構成されている。すなわち、それらは４つの 入力信号を２つの出力信号である和ビットおよび桁上げピントに論理演算する。

これらの積ボジシッンの加算回路ＡＤ＋およびＡＤＩＩから発生される桁上げＣ Ｂはすぐ次に高い積ポジションの加算回路に与えられる。このボジシッンの加算 のために必要である桁上げはすぐ次に低い積ポジシランの加算回路から供給され る。これらの桁上げは第４１２１中に星印を付されている。

第４図かられかるように、積ボジシッンの値を実現するため、それぞれアンド回 路ＵＤがら出発し、また最高必要な段の加算回路しか存在しなくなるまで加算回 路ＡＤにより常により狭くなる木状に配置された回路が作られる。

加算段の数は乗数の大きさに関係し、またさらに２つの正の数の乗算を実行すべ きか”２の補数”での２つの数の乗算を実行すべきかに関係する。正の数のみを 乗算する乗算器に対しては２の対数１ｏｇｚｎ（ｎｌ、を乗数のビットの数）に より与えられる加算段の数がすぐ次の整数に丸められ、また次いで１だけ減ぜら れる。“２の補数”に対する乗算器に対しては加算段の数は、すぐ次の整数に丸 められ、また次いで１だけ減ぜられたＩｏｇｚ　　（ｎ＋１）に一致する。

半導体モジュール上にそれぞれ第４図に相応する回路を含んでいる個々のセルの 配置は、符号なしの数が互いに乗算される場合に対して、原理的に第５図に示さ れている０個々のセルＳＬは並び合って位置し、また乗算器の場ＭＦを形成する 。セルＳＬのなかで部分積が形成され、また積ボジシッンあたり加算される。

結果は和ビットＳおよび桁上げとッ）Ｃとして各セルＳＬの出力端に現れる。セ ルＳＬの出力端における和ピッ］・はさらに先行の積ポジシッンからの桁上げに より論理演算されなければならない、これは、個々のセルからの値Ｓおよび先行 のセルからの（（ｉ上げＣを供給される加算回路ＡＤＤのなかで行われる。加算 回路ＡＤＤの出力端には次いで相応の積ポジションの正しい値Ｐが現れる。これ は出力レジスタＡＧのなかに記憶される。被乗数Ａは入力レジスタＲＥＩのなか に記憶され、またそこからセルＳＬに供給される。被乗数に付加された最上位ピ ントＡｍは、第３図中に示されているように、場■の部分積を発生するセルに供 給される、これらは第５１１Ｚの場合に常にＯであるので、最上位ビットは０に セントされなければならない０乗数Ｂは入力レジスタＲＥ２に供給され、また検 査の役割をする追加的な回路ＴＥを介して乗算器の個々のセルＳＬに到達する。

レジスタＲＥ２はさらに検査信号ＴＭＩおよび初期桁上げＩＮに対するポジシロ ンを含んでいる。

２の補数”で表された２進数を乗算する乗算器の原理的構成は第６図に示されて いる。この乗算器と第５図の乗算器との一つの相違点は、符号を表す被乗数Ａの 最上位ピントが場■のなかで部分積を発注しなければならないセルＳＬに供給さ れることである。別の相違点は、乗数に対するレジスタＲ巳２が第２の検査信号 ＴＭ２に対するポジションを備えていることである。レジスタＲＥＩの実施例は 第１６図に、レジスタＲＥ２の実施例は第１８図に、また検査回路ＴＥの実施例 は第１７図および第１９図に示されている。

セルＳＬのなかの第４図に示されているアンド回路および加算回路の一層詳細な 配Ｉは第７図に示されている１乗算器の場ＭＦの個々のセルＳＬはチップの上に 、第７図に示されているように配置されている０例として、第３図による最下位 の積ポジションを発生するセルＳＬＯを説明する。上から下へ先ずアンド回路Ｕ ＤＩが第１の行Ｚ１のなかに配置され、それに第１の段ＡＤＩＩの加算回路が続 いている。アンド回路ＵＤＩは乗数の４つのビットＢ、ないしＢ、に対する４つ の導線および被乗数のビット八〇を供給される。第３（２Ｉに示されているよう に、それによって積ポジションＰ０の発生のために必要な部分積ＡｅＢｏが発生 され得る。セルＳＬＯのなかのアンド回路［ＪＤＩに示されている別の導線は乗 算器の場を検査する役割をし、また場Ｉを発生する。アンド回路ＵＤＩに続く第 １の段の加算回路Ａ、Ｄ１１はアンド回１１ＪＤ］の部分積を論理演算する。縁 に示されている導線は乗算器の場ＭＦの検査のために必要である。それらは第１ ９図に示されている。

加算回路ＡＤＩＩに、被乗数ビットと乗数ビ・ントＢ４ないしＢ、との論理演算 を実行する第２の行Ｚ２のアンド回路ＩＪＤＩが続いている。それは構成の点で 第１のけＺｌのアンド回路ＵＤＩに一致している。第２の行Ｚ２のアンド回路ｔ ＪＤ１に、アンド回路ＵＤＩの部分積を論理演算する第１の段の加算回路ＡＤ＋ ２が続いている。加算回路ＡＤＩ２に、参照符号ＡＤＩＩＩを付されている第２ の段の加算回路が続いている。第２の段のこの加算回路により第１の段の両加算 回路、すなわちＡＤＩＩおよびＡＤ１２の出力信号が加算される。

行Ｚｌと２２との間に、被乗数ビットが伝達される導線がそれぞれ１つの行だけ ずらされる配線チャネルが設けられていてよい、ずれはたとえば第３図のマトリ ックスに相当するつ 行Ｚ２には、相応して構成されている別の行が続き得る。それらは常に、第１の 段ＡＤ＋の少なくとも１つの加算回路に接続される一列のアンド回路ＵＤＩがら 成っている。

アンド回路ＵＤＩの構成は第８図に示されている。このアンド回路はここではイ ンバータを接続されたナンド要素として実現されている４つのアンド要素ＵＧ１ ないしＵＣ２から成っている。第１のアンド要素ＵＧＩには端子ＥＡＯを介して ここで論理演算すべき４つの被乗数ビットの最上位の被乗数ビットが、また入力 端ＥＢＯを介して論理演算すべき乗数ビットの最下位の乗数ビットが供給される 。第２のアンド要素ＵＧ２には入力端ＥＡＩを介して二番目に上位の被乗数ビッ トが、また入力端ＥＢＩを介して二番目に下位の乗数ビットが供給され、以下同 様にしてアンド要素ＵＧ４には端子ＥＡ３を介して最下位の被乗数ビットが、ま た人力＃１ＥＢ３を介して最上位の乗数ビットが供給される。同じく第８図から れかるように、被乗数ビットに対する導線はずらされて隣のセルに導かれ、他方 において乗数ビットに対する導線はアンド回路を通じて水平に通されている。

論理演算すべき最後の４つの被乗数ピント、最上位の乗数ピントまたは第３図に よりマトリックスの最後の４つの行の乗数ピントに対しては、第７図のように、 第１の列にアン）：回路を、また後続の行に種々の段の加算回路を含んでいる行 ｚＩが設けられている。加算段の数は前記の弐に相応して論理演算すべき乗数の 幅に関係する。

行Ｚ、の列のなかのアンド回路の構成は異なっており、どの部分積を形成すべき かに関係する。第１図との比較により示されるように、乗数ビットＢ、ないしＢ ７を含んでいるマトリックスの最後の４つの行のなかには若干具なったアンド回 路が部分積形成のために必要である。それに応じて異なったアンド回路が存在す る。アンド回路ＵＤ２はセル４に−３まで含めてセルＳＬＯにより使用され、そ の際にｋｍ　（ｎｄ　ｉ　ｖ４）＋１である（ｄｉｖは剰余なしの整数−除算で ある）。

第３図のマトリックスに関してはｎ＝４であり、またそれによって２のｋの値が 生ずる。すなわちセル５までアンド回路ＵＤ２が使用される。これは同しく容易 に第３図に従って完成され得る。このアンド回路ＵＤ２の構成は第９図に示され ている。この図かられかるように、このアンド回路ＵＤ２はアンド回路ＵＤＩと ほとんど異なっていない、主な相違点は、検査信号ＥＴ２に対する導線がアンド 回路ＵＤ２を通って延びていることである。検査信号ＥＴ２の役割は後で説明す る。

列のなかのすぐ次のアンド回路、すなわち第３図の例では第６のセルに関係する アンド回路ＵＤ３は同じくほとんどアンド回路ｔＪＤ２と同一であり、相違点は 検査信号ＥＴ２に対する導線が２つの導線、すなわち検査信号ＥＴ２を反転され た形態ＥＮＴ２で伝達するための導線および反転されない形ｊ！１ＥＴ２で伝達 するための導線に分かれることだけである。

アンド回路の変更はセル４に−１、すなわち第３図によれば第７のセルＳＬ７に 関係するアンド回ＢＵＤ４により生ずる。第３図かられかるように、このアンド 回路はその他のアンド回路に比較して１つのアンド要素のなかで被乗数ビットを 反転して乗数ピントと論理演算しなければならず、また追加的になお１つのアン ド要素のなかで乗数のＭＳＢビットＢ３をアンド回路の出力端に通過接続しなけ ればならない、このアンド回路の実施例は第１１図に示されている。２つのアン ド要素ＵＣ５およびＵＣ２は変更されていないが、アンド要素ＵＧ７およびＵＣ ２は若干具なって構成されている。アンド要素ＬＩＣ７は同じく１つのナンド要 素および１つのインバータから成っているが、入力端ＥＡ２に、検査信号ＥＴ２ およびＥＮＴ２を介して駆動される排他的ノア回路ＸＮＯＲが接続されている。

作動の場合にはこの排他的ノア回路は、入力端ＥＡ２における被乗数ビットを反 転してアンド要素ＵＧ７のナンド要素の入力端に接続するように接続されている 。

検査の場合には検査信号ＥＴ２およびＥＮＴ２を介して排他的ノア回路は、入力 端ＥＡ２における被乗数ビットが反転されずにアンド要素に通過接続されるよう に駆動される。このことは、検査の場合にアンド要素ＵＧ７がすべての他のアン ド要素のように取り扱われ、またそれによって検査が簡単化されることを意味す る。アンド要素ＵＧ８はインバータと出力端に配置されたマルチプレクサ回路Ｍ ＵＸＮとから成っている。マルチプレクサ回ＩＭＵＸＮは同じく検査信号ＥＴ２ およびＥＮＴ２により駆動される。それは作動の場合には、入力端ＥＢ２上の乗 数ビットが出力端に通過接続されるように接続されており、これは第３図中のＭ ＳＢピッ）Ｂ３である。それに対して検査の場合には、入力端ＥＡ３およびＥＢ ３に与えられているビットはナンド要素を介して通過接続されるので、検査の場 合にはアンド回路のアンド要素ＵＧ８はアンド回路の他のアンド要素のように動 作する。

行Ｚ１の残りのアンド回路は、乗数のＭＳＢビットがここでは出力端に通過接続 されなくてよいので必要ではないアンド要素ＵＧ８を除いて、アンド回路ＵＤ４ に相応して構成されているアンド回路ＬＪＤ５である。二〇の実施例は第１２図 に示されている。この図かられかるように、第３図中のマトリックスに相応して 、乗数のＭＳＢピッ１−８３と論理演算すべき反転された被乗数ビットがアンド 要素ＵＣ７のなかで論理演算され、またその他のアンド要素は通常の構成を有す る。

作動の場合から検査の場合へのアンド要素ＵＧ７の切換のために再び検査信号Ｅ Ｔ２およびＥＮＴ２が用いられている−０排他的ノア回路の実施例は第１４図に 、またマルチプレクサ回路の実施例は第１３図に示されている。

加算回路の実施例が第１５図に示されている。加算回路は２つの全加算器、すな わち全加算器ＶＡＩおよび全加算器ＶＡ２から成っている。全加算器ＶＡ、１は ３つの入力ＯｍＥ１、Ｅ２、Ｅ３および２つの出力端、すなわち和ビットＳＢに 対する出力端およびこの場合に反転されて出力される桁上げビットＣＢＮに対す る出力端を有する。全加算器ＶＡ２は同じく３つの入力端Ｅ４、Ｅ５、Ｅ６を有 する。入力端Ｅ５には和ビットＳＢが全加算器ＶＡ、Ｉから供給され、入力端Ｅ ６には反転された桁上げビットが隣のセルから供給される。入力端Ｅ４には、ど の段に加算回路が属するかに応して部分積もしくは１１ｉ上げピントが供給され る。全加算器ＶＡ２は出力端Ａ３に和ビットＳＢを、また出力端Ａ４に桁上げピ ッ）ＣＢを与える。

第１５図による加算回路が第１の段のなかで使用されるとき、すなわち加算回路 ＡＤＩとして使用されるときには、入力端Ｅ１、Ｅ２、Ｅ３にそれぞれ部分積が 供給され、人力ｉＥ４に同しく部分積が供給され、入力端Ｅ５に和と、ノドが供 給され、また入力端Ｅ６に桁上げビットがすぐ次に下位のセルの第１の段の加算 回路の第１の全加算器から供給される。このことは第１９図に示されている。こ こには２つの最下位のセルＳＬＩおよび３１．０が示されている。セルＳＬ１で は、対応何けられているアンド回路に接続２されている第１の段の加算回路ＡＤ １１に入力端ＥｌないしＥ３に部分積が、入力ｉＥ４に同じく部分積が、入力端 Ｅ５に第１の全加算器の和ビットが、また入力端Ｅ６に第１の段の隣接して配置 された加算回路の第１の全加算器の桁上げビットが供給される。

セルＳｌ、１の第２の段の加算回路ＡＤＴＩＩには入力端Ｅｌに加算回路ＡＤ＋ ２の和ビットが、入力４Ｅ２にセルＳ　ｌ−０の加算回路ＡＤＩ２のｔｉ３上げ ビットが、入力端Ｅ３にセルＳｌ、０の加算回路ＡＤｌｉの桁上げビットが供給 される。入力端Ｅ４には、同じセルＳＬＩの加算回路Ａ、Ｄ１１の和ビットが、 入力端Ｅ５には対応付けられている全加算器の和ビットが、また入力ＫＥ６には セルＳｌ、０の加算回路ＡＤｎｌのカロ算回路、詳細にはその第１の全加算器の 桁上げピントが与えられている。

相応の規則に従って、次いでより高い段の加算回路が接続される。常により高い 段の加算回路のなかで第１の全加算器では１つの和と７１・および２つの桁上げ ビｙ　Ｉ・が、また第２の全加算器では２つの和ビットおよび１つの桁上げピノ ］・が論理演算される。

加算回路のより高い段はこのように常により低い段の加算回路の和ピノ）・およ び桁上げビットを論理演算する。その際に、より高い段の加算回路が種々の段の 加算回路の出力信号を論理演算しなければならないことが生じ得る。これは、段 あたりの加算回路の数が２により除算可能でない場合である。

既に述べたように、論理演算すべき２進数の°２の補数”表現の際には５つの異 なるアンド回路が必要であるが、それらはごくわずかしか異なっていない、その 理由は第３図に関連し２て説明されている。符号なしの正の数のみが互いに論理 演算されるときには、ただ１つのアン）′回路ＵＤＩが必要である。

乗算器、詳細には乗算器の場ＭＦを検査し得るためには、アンド回路ＵＤおよび 加算回路Ａ、Ｄに予め定められたピッ（・パターンが供給され、各セルＳＬの出 力端においてセルから出力される出力信号が目標信号と比較されなければならな い。

比較により、１つのセルが申し分なく動作するか否かを明らかにする。セルの検 査は、セルＳ１．がすべて等しい仕方で作動されるならば、入力端における比較 的簡単なビットパターンを必要とする。このことを達成するため、第５図および 第６図ではそれぞれ検査回路ＴＥおよび検査信号ＴＭが用いられている。検査回 路ＴＥの構成および検査信号、第５図中では検査信号ＴＭＩまたは第６図中では ＴＭｌおよび７Ｍ２、の機能はいま第１５図ないし第」８図の回路および既に説 明したアンド回路と結び付けて示される。

第６図によれば被乗数ビットＡは場■のなかのアンド回路に、それぞれ被乗数ピ ントがセルに供給され、また次いでこの被乗数ビットがずらされて隣のセルに伝 達されるように供給される。場■のなかの被乗数ビットはすべて被乗数のＭＳＢ ビットに相当し、またこうして被乗数のＭＳ８ビットよりも高い値である各セル に供給される。このことが行われ得る回路が第１６図に示されているゆ被乗数ビ ットＡ、ないしＡ、、−１はそれぞれセルＺＬ、ないしＺＬ、−、に供給される 。最上位の被乗数ビットＡ□１は次いでその他のセル、すなわちセルＺ　Ｌ、　 −Ｚ　Ｌ、、、−。

に（共給される。

作動の場合に被乗数に対するその入力端に０を受ける場Ｉのなかのアンド回路は 検査の場合に特定の被乗数ビットにより駆動されなければならない。これは実施 例では被乗数ビットＡ０である。このことを達成するため、第１７図による回路 が設けられている。場ｌのなかの部分積を発生するアンド回路のアンド要素ＵＧ にはアンド要素ＵＧＴ１を介して被乗数ビン）Ａｓが導かれる。アンド要素ＵＧ ＴＩにはさらに検査信号ＴＭＩが与えられている。どの値を検査信号ＴＭＩが有 するかに応して、アンド要素ＵＣＴ１の出力信号は０またはＡ、である。乗数の 拡張は第３図に相応して、１−４に−１のアンド要素が駆動されなければならな いことに通ずる。第３図の実施例ではｌは７に等しいであろう。

検査の場合には場１のなかのアンド要素に八〇が供給され、また乗数ビットが無 関係に設定可能であるので、アンド要素は種々の値により検査され得る。

第７図の説明により、行Ｚｌのなかにアンド要素ＵＤ２ないしＵＤ５が使用され ることが示されている。その際にそこでは作動の場合が説明されている。作動の 場合にはアンド要素に、ｌ・つのアンド要素を除いて、乗数の最上位ビット、た とえば第３図中では乗数ビア）ＢＪが供給される。このことが達成される回路は 第１８図に示されている。ここでは乗数ビットＢ、、ないし８４に−２が検査信 号ＴＭｌに関係してアンド要素にマルチプレクサＭ　Ｕ　Ｘを介して通過接続さ れる。それに対して検査の場合にはこれらのアンド要素はそれらの乗数入力端に より個別に設定され得なければならない。そのために再び、拡張された乗数ビッ トＢいないし８４に−１がアンド要素に接続されるようにマルチプレクサＭＵＸ を切換える検査信号が利用される。１つのアンド要素に、すなわち乗数のＭＳＢ ビー／　）が１つの列の部分積に加えられるマトリックスのなかの列、すなわち 第３図中ではマトリックスの最後の行に対するアンド要素には、検査信号ＴＮＩ により駆動されるアンド要素ＵＧＴ１を介して、拡張された乗数ピッｌ−Ｂ、に −が導かれる。検査信号ＴＭＩＯ値に関係してアンド要素ＵＧＴ１の出力端にＯ または乗数ビットＢａｈ−＋が現れる。作動の場合にはアンド要素ＵＧＴ２の出 力端に０が発せられ、検査の場合には乗数ピッ）８４ｍ−１が発せられる。それ によって、対応付けられているアンド要素を個別に検査することが可能である。

検査の場合にはさらに、セルＳＬＯの加算回路の桁上げ信号がセルＳＬにおける 桁上げと同じ桁上げを供給されるように取り計られれなければならない、その他 のセルの加算回路の桁上げ信号は通常の仕方で接続されている。このことを達成 するため、第１９図によれば第１の段の加算回路ＡＤＩＩの第１の全加算器の桁 上げ出力端はアンド要素ＵＧＴ３を介して同し加算回路の第２の全加算器の桁上 げ入力端に導かれる。第１の段の加算回路ＡＤＩＩの桁上げ出力端は次いで別の アンド要素ＵＧＴ４を介して第２の段のすぐ次の加算回路Ａ、Ｄ１１１の桁上げ 入力端に接続される。相応の、二とがその他の加算回路に対しても当てはまる。

たとえば第２の列の加算回路ＡＤ＋２はその上行上げ出力端で第２の段の加算回 路ＡＤ■１の桁上げ出力端と接続される（以下同様）、一括接続は第１９図に示 されている。アンド要素ＵＧＴ３およびＵＧＴ４に接続されている検査信号ＴＭ Ｉにより桁上げ入力端にこの段または先行の段の全加算器からの桁上げ信号もし くは値Ｏが与えられ得る。こうして作動の場合には第１のセルＳｌ、０のなかで 評価される桁上げ信号が０であり、それに対して検査の場合には確定された桁上 げが第１のセルＳＬＯの加算回路に到達することが達成される。それによって、 検査信号を与えることにより、その正しさを検査され得る確定された出力信号が 発生され得ることが可能である。そのために必要な費用はわずかである。

ＦｊＧ２ ＦｊＧ５ ＩＧ７ ＦｉＧ　１３　　　　　　　　　　　ＦＩＧ　１４ＦＩＧ１８ 要約 乗算器によりｒｎ−１桁の被乗数が２進数として表されているｎ−１桁の乗数と 論理演算され得る。チップ上に規則的に構成されており容易に検査可能な配置を 達成するため、積ポジションあたり１つのセル（ＳＬ）が設けられている。これ はこれらの積ポジションに対応付けられている部分積を形成するためのアンド回 路（ＵＤ）と、これらの積ポジションに対する部分積を加算するための加算回路 （ＡＤ）とから成っている。アンド回路および加算回路の数はすべてのセル（Ｓ Ｌ）に対して等しい。積ポジションあたり部分積の発生のために必要でないアン ド回路はＯにおかれる９個々のセルが等しく構成されているので、それらは基本 回路から簡単に形成され、また容易に並び合って配置され得る。より大きい幅の 被乗数および乗数に対する乗算器が形成されるべきであれば、簡単にこのような セルの別の並置が必要である。

遺択図第７図 国際調査報告 一咽一一へ−”””ｋ　　　ＰＣＴ／ＤＥ　８９１００４４５

Claims (14)

【特許請求の範囲】
1. １．２進数として表されているｙ桁の乗数（ｙ＝０，１，２・・・ｎ−１）によ るｘ桁の被乗数（ｘ＝０，１，２…ｍ−１）の論理演算のための乗算器において 、ｍ＋ｎ個の並び合って配置された積ポジションあたりそれぞれ１つのセル（Ｓ Ｌ）が設けられており、各セル（ＳＬ）が積ポジション（Ｐ）に対応付けられて いる部分積を形成するためのアンド回路（ＵＤ）とこれらの積ポジション（Ｐ） に対する部分積を合計するための加算回路（ＡＤ）とを含んでいることを特徴と する乗算器。
2. ２．すべてのセル（ＳＬ）が等しい数のアンド回路（ＵＤ）および等しい数の加 算回路（ＡＤ）を有し、より下位の積ポジションの値を発生するために必要でな い部分積（場１）を発生するアンド回路（ＵＤ）の被乗数入力端が０にセットさ れており、またより上位の積ポジションの値を発注するために必要でない部分積 （場１Ｉ）を発生するアンド回路（ＵＤ）の被乗数入力端が符号なしの数の乗算 の際に０にセットされていることを特徴とする請求項１記載の乗算器。
3. ３．すべてのセル（ＳＬ）が等しい数のアンド回路（ＵＤ）および等しい数の加 算回路（ＡＤ）を有し、“２の補数”表現での２進数の乗算のためにより下位の 積ポジションの値を発生するために必要でない部分積（場１）を発生するアンド 回路（ＵＤ）の被乗数入力端が０にセットされており、またより上位の積ポジシ ョンの値を発注するために必要でない部分積（場１Ｉ）を発生するアンド回路（ ＵＤ）の被乗数入力端が被乗数の最上位ビット（ＭＳＢ）と接続されており、乗 数（Ｂ）の符号ビット（ＭＳＥ）と論理演算すべき被乗数ビットか反転されて対 応付けられているアンド回路に与えられており、また乗数の最上位ビット（ＭＳ Ｂ）が被乗数の最上位ビット（Ａｏ）と論理演算される積ポジションにおいて乗 数の最上位ビット（ＭＳＢ）が加算されることを特徴とする請求１項記載の乗算 器。
4. ４．各加算回路（ＡＤ）かそれぞれ３つの入力端を有する２つの直列に位置する 全加算器（ＶＡ１、ＶＡ２）か成っていることを特徴とする請求２または３記載 の乗算器。
5. ５．各アンド回路（ＵＤ）が４つのアンド要素（ＵＧ）から成っており、それら のうち各々が被乗数ビット（Ａ）および乗数ビット（Ｂ）を論理演算することを 特徴とする請求項４記載の乗算器。
6. ６．アンド回路（ＵＤ）の後に加算回路（ＡＤＩ）が第１の段として配置されて おり、この加算回路が、 第１の全加算器（ＶＡ１）の３つの入力端（Ｅ１、Ｅ２、Ｅ３）に３つの部分積 が与えられ、 第２の全加算器（ＶＡ２）の入力端（Ｅ４）に第４の部分積が与えられ、第２の 入力端（Ｅ５）に第１の全加算器（ＶＡ１）の和ビット（ＳＢ）が与えられ、第 ３の入力端（Ｅ６）に桁上げビットがすぐ次に下位の秘ポジションに対応付けら れている第１の段の加算回路の第１の全加算器から与えられる ように接続されていることを特徴とする請求項５記載の乗算器。
7. ７．積ポジション（Ｐ）あたりより下位の段のそれぞれ２つの加算回路がより上 位の段の加算回路に対応付けられており、それらの入力端が、第１の全加算器（ ＶＡ１）の第１の入力端（Ｅ１）により下位の段の加算回路から和ビット（ＳＢ ）が与えられ、第２および第３の入力端（Ｅ２、Ｅ３）にすぐ次に下位の積ポジ ションに対応付けられているより下位の段の加算回路の桁上げ出力端から各１つ の桁上げビットが与えられ、第２の全加算器（ＶＡ２）の第１の入力端（Ｅ４） により下位の段の加算回路の和ビットが与えられ、第２の入力端（Ｅ５）に同じ 段の第１の全加算器から和ビットが与えられ、第３の入力端（Ｅ６）にすぐ次に 下位の積ポジションに対応付けられている同じ段の加算回路の第１の全加算器か ら桁上げビットが与えられる ように接続されていることを特徴とする請求項６記載の乗算器。
8. ８．積ポジションあたりアンド回路および加算回路の配置か、第１のアンド回路 に、対応付けられているアンド回路の出力信号に対する第１の段（ＡＤＩＩ）の 加算回路が続いており、この加算回路に第２のアンド回路（ＵＤ１）が続いてお り、このアンド回路にこのアンド回路の出力信号に対する第１の段（ＡＤ１２） の加算回路が続いており、 第１の段（ＡＤ１２）の加算回路に第１の段（ＡＤＩ１、ＡＤ１２）の先行の加 算回路に対する第２の段（ＡＤＩＩ１）の加算回路が続いており、この順序が、 第２の段（ＡＤＩＩ）の２つの加算回路が現れるまで繰り返され、次いで第２の 段の最後の加算回路に第２の段（ＡＤＩＩ）の加算回路の出力信号を論理演算す る第３の段（ＡＤＩＩＩ）の加算回路が続き、この順序が先行のステップに相応 して、“２の補数”乗算の際に丸められた（ｌｏｇ２（ｎ＋１）−１または符号 なしの乗算の際に丸められた（ｌｏｇ２ｎ）−１段が存在するまで継続されるよ うに行われていることを特徴とする請求項７記載の乗算器。
9. ９．１つの段のなかの加算回路が奇数の際にこの段の加算回路および他の段の加 算回路がより上位の段の加算回路の加算入力端と接続されていることを特徴とす る請求項８記載の乗算器。
10. １０．検査の目的で“２の補数”表現の２進数の乗算の際に被乗数ビット（ａ） の数が２倍にされ、またそれにより追加的に生ずる部分積（場１Ｉ）が被乗数の 最上位ビット（ＭＳＢ）および乗数ビットから形成され、乗数ビット（Ｂ）の数 が常に４つの除算可能な数に拡張され、その際に拡張の最上位ビットが作動の場 合には０、検査の場合には設定可能であり、拡張のより下位のビットが作動の場 合には乗数の最上位（Ｂｎ−１）に等しく、検査の場合には個々に設定可能であ ることを特徴とする請求項３ないし９の１つに記載の乗算器。
11. １１．部分積を場１のなかで発注するアンド回路のアンド要素が検査の場合には 被乗数の最下位ビット（Ａｏ）と接続されていることを特徴とする請求項１０記 載の乗算器。
12. １２．反転された被乗数による部分積を形成するアンド回路（ＵＤ４、ＵＤ５） のアンド要素に、検査の場合にこれらの被乗数が反転されずに供給されることを 特徴とする請求項１０または１１記載の乗算器。
13. １３．アンド回路の最後の列に、 作動の場合には対応付けられている被乗数ビットを反転して供給するが、検査の 場合にはこの被乗数ビットを反転せずに供給するアンド要素と、乗数拡張の最上 位ビット（Ｂ１）を供給され、その出力端に、アンド要素の出力信号（検査の場 合）または作動の場合には乗数（Ｂｎ−１）の最上位ビットを通過接続するマル チプレクサ（ＭＵＸＮ）を配置されているアンド要素と、 対応付けられている被乗数ビットからの部分積もしくは乗数ビットまたはそれら の拡張を形放する別のアンド要素と、を有するアンド回路（ＵＤ４）が含まれて いることを特徴とする請求項１０ないし１２の１つに記載の乗算器。
14. １４．検査の場合に最下位の積ポジション（Ｐｏ）に対応付けられている加算回 路の桁上げ入力端が、 第１の段（ＡＤＩ）の加算回路の第２の全加算器の桁上げ入力端がこの段の第１ の全加算器の桁上げ入力端と接続されており、第２の段（ＡＤＩＩ）の第１の全 加算器の桁上げ入力端が第１の段（ＡＤＩ）の加算回路の第２の全加算器の桁上 げ入力端と接続されており、以下同様にして、桁上げが次々と相い続く加算回路 の個々の加算回路により進行するように互いに接続されていることを特徴とする 請求項１０ないし１３の１つに記載の乗算器。