JPH03506086A - 乗算器 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
乗算器
2進数として表されているy ttjの乗数(y−0,1,2・・・n−1)に
よるχ桁の被乗数(x−0,1,2・・・m−1)の乗算(mおよびnは正の整
数)は第1図により実行され得る。第1図には乗算の際に生ずる部分積PPを含
んでいるマトリックスMAが示されている。その際に被乗数はAで、また乗数は
Bで示されている0部分積は乗数および被乗数ボジシ目ンから成るアンド回路に
より作られる。
積ポジションPはマトリックスの列あたりの部分積の合計により作られる。その
際に積のすぐ1つ下位の桁からの桁上げが考慮されなければならない、第1図で
は3つの場が区別され得る。場■には乗算に対して必要である部分積が記載され
ている。場Iには乗算の際に必要でない部分積が記載されており、同じことが場
■に対しても当てはまる。マトリックスのボジシツンはこれらの場■および■に
0で示されている。
第1図によるマトリックスに相応して乗算する乗算器を構成するためには、部分
積を形成するアンド回路と、列あたりの部分積を合計する加算回路とが必要であ
る。このような乗算器を実現するには、アンド回路および加算回路が、可能なか
ぎりわずかな占有場所および可能なかぎり望ましい伝播時間関係をもって1つの
チップ上での実現を達成するため、特に有利な仕方で配置されていることが必要
である。さらに、このような乗算器が非常に容易に検査され得ることが必要であ
る。
本発明のtJABは、上記の要求を満足するように構成されている乗算器を提供
することである。さらに、可変の被乗数および乗数ワード幅の乗算器が容易に製
造され得るように構成することである。
本発明の課題は、2進数として表されている1桁の乗数によるX桁の被乗数の乗
算のための乗XHにおいて、m+n個の並び合って配置されたセル(積ポジシ慶
ンあたりそれぞれ1つのセル)が設けられており、各セルが積ボジシツンに対応
付けられている部分積を形成するためのアンド回路とこれらの積ポジシツンに対
する部分積を合計するだめの加算回路とを含んでいることにより解決される。
半導体モジュール上での実現のため、またモジュールの検査可能性のために、乗
算器が規則的に構成されていることは特に望ましい、従って、乗算器のずぺての
セルは等しい数のアンド回路および等しい数の力U算回路を有するべきである。
すなわち、場!および場■のなかに位置する部分積に対しても、部分積0を作る
アンド回路が設けられる。そのためにアンド回路の被乗数入力端は0におかれる
。
このことは、被乗数および乗数が符号なしである場合に当てはまる。
それに対して、符号を有する2進数が乗算されるべきであれば、これらの2進数
の“2の補数”表現を選ぶことが存利である。この場合には、場Uのなかに位置
する部分積を作るアンド回路の入力端は、符号を含んでいる被乗数の最上位ビン
l−(MSB)と接続される。さらに、乗算器の最上位ビットを被乗数と論理演
算するアンド回路にこれらの被乗数ボジシッンが反転されて供給される。最後に
なお第n−1の積ポジションのなかで乗数の最上位ビットが加算されなければな
らない。
1つのセルのなかのアンド回路および加算回路の配置は、接続線が可能なかぎり
短いように選ばれることが目的にかなっている。その際に、各アンド回路が4つ
のアンド要素から成り、それらのうち各々が被乗数ビットを乗数ビットと論理演
算することは目的にかなっている。このようなアンド回路はセルのなかで第1の
段の加算回路に接続される。それに第2のアンド回路が接続されており、これは
再び第1の段の加算回路に接続される。第1の段の加算回路はアンド回路の部分
積を論理演算する。第1の段の加算回路には、第1の段の先行の両加算段の結果
を加算する第2の段の加算回路が接続される。セルの別のユニットが相応の配置
で次々と接続される。すなわち、すぐ次に上位の段の1つの別の加算回路が、下
位の段の2つの加算回路の結果が加算されるべきであるときに挿入される。
検査のためには、被乗数ビットの数が2倍番こされ、またそれにより追加的に生
ずる部分積(場■)が被乗数のMSBおよび乗数ピントから形成され、さらに乗
数ピントの数が常に4つの除算可能な数に拡張され、その際に拡張の最上位ビッ
トが作動の場合には0、検査の場合には設定可能であり、拡張の下位ビットが作
動の場合には乗数のMSBに等しく、検査の場合には個々に設定可能であること
は有利である。こうして、すべてのアンド回路を個々に検査することが可能であ
る。
本発明の他の実施態様は従属請求項にあげられている。
本発明による乗算器は、乗数ワード幅に対数でしか関係しない速い処理速度の点
で優れている0本乗算器は少数の検査パターンにより完全に検査可能である。
本乗算器はたとえば4ビツトのステップの乗数ワード′幅で、また1ビツトのス
テップの被乗数ワード幅で実現可能である。レイアウトは非常に規則的であり、
また1つのプログラムにより作成され得る。零乗′X器は正の2進数も2の補数
”表現の2進数も乗算し得る。積ポジションあたり等しく構成されたセルから成
る乗X器の規則的な構成は、種)lのワード幅の被乗数および乗数を論理演算す
る乗算器の製造を容易にする。
以下1図面に示されている実施例により本発明を一層詳細に説明する。
第1図は部分積マトリックス、
第2図は“2の補数”での乗算に対する1つの相応のマトリックス、第3図は乗
数および被乗数が検査目的で拡張されている、“2の補数”での乗算に対するマ
トリックス、
第412Iは積ポジションあたりアンド回路および加算回路の論理演算を示す回
路図、
第5図は正の数の乗算の際のセルの配置の概要を示す図、第6図は2の補数”表
現での乗算の際のセルの配置を示す図、第7図はセルのなかのアンド回路および
加算回路の順序を示す図、第8121ないし第12図は部分積の論理演算のため
に使用されるアンド回路を示す図、
第13図は使用される乗算器の実施例を示す図、第14図はXNOR回路の実施
例を示す図、第】5図は加算回路の実施例を示す図、第16図はどのように被乗
数ビットが乗算器に供給されるかの概要を示す図、第17図はどのように乗数ビ
ン)・が場Iのなかのアンド回路に対して供給されるかの概要を示す図、
第」8図は乗数ビットの供給に関する概要を示す図、第19図はどのように最下
位のセルの加算回路の桁上げ入力端が検査の場合に接続されるかを示す回路図で
ある。
第1図には、正の数の乗算の際に生ずる部分積から成るマトリックスが示されて
いる。積形成のために必要な文積はその際に場mのなかに配置されている。規則
性の理由から追加的に場1および場nが示されており、それらのなかでは部分積
はそれぞれ0である。これらの範囲は積ポジシッンPの形成のためには必要でな
い、第1図ではm桁の被乗数Aが1桁の乗11!Bにより乗算される。
符号を含んでいる2進数による乗算が実行されるべきであれば、そのために“2
の補数”表現を使用することが目的にかなっている。第2図には第1図に相応す
るマトリックスが示されている。ここには乗数B0ないしB、lによる被乗数A
。
ないしA、の乗算が示されている。先ず、乗算のために必要である部分積が記載
されている場mが示されている。その際に、符号を表す乗数の最上位ビットB。
が相応の被乗数ビットにより論理演算されるマトリックスの最後から2番目の行
のなかでこれらの被乗数ピントは反転されて使用されることが注意をひく、さら
になお”2の補数5表現のために最上位ビットB、は積ボジシッンP、のなかで
加算されなければならず、そのなかで乗数の最上位ビン) (MSB)Bsによ
る最下位の被乗数ピッ) (LSB)A、の論理演算の結果が生ずる。第2図中
の場Iは第1図中のそれに相当する。すなわち零で満たされており、他方におい
て第2図中の場りは第1図中とは異なる仕方で取り扱われる。ここには、それぞ
れ被乗数の最上位ビットA3が乗数B、ないし6□の対応付けられているボジシ
ッンと論理演算されている部分積が生ずる。マトリックスの下側の縁には次いで
積ボジシヲンP、ないしP、が生ずる。もう1つの別の積ボジシッンP、が場合
によっては行われる桁上げのために設けられ得る。
規則性の理由から、場Iおよび場■のなかに位置する部分積が作られることも有
意義である。その場合、第2図の列のなかに位置するそれぞれ個々の積ボジシッ
ンPに対応付けられている部分積が得られる。各列のなかには同数の部分積が存
在しており、それに応して列あたり同数の回路が部分積の発生のために設けられ
なければならない。
第2図では被乗数Aは既に3つのポジションだけ拡張されている。被乗数ボジン
ヨンAm 、As 、Ahに対してはそれぞれ被乗数の最上位ビットA、が利用
される。乗数の相応の拡張は検査の目的から有意義である。このような場合に対
するマトリックスが第3図中に示されている。乗数の拡張は、拡張された乗DB
の大きさが4により除算可能であるように行われる。第2図に相応するマトリッ
クスではその場合に4つのポジションが付加されなければならないであろう。拡
張された乗数ピノI−B、 、B、 、B11はその際に乗数の最上位ビットB
、に等しく七ッI・され、それに対して拡張された乗数ピッl−B、は作動の場
合に0にセットされる。この拡張は作動の場合には影響を有さない。なぜならば
、乗数が正しく2の補数”で表されているからである。しかし、後で説明する検
査の場合には各拡張された乗数ビットB4ないしB、は個々に駆動され、またそ
れによって個々に部分積の形成のために使用される回路の個別の検査が行われ得
る。
以下、どのように乗算器が構成されているかを説明する。その際に一般に第3図
によるマトリックスから出発される。
第4図には、積ポジシッンPに対して値を求める回路の原理が示されている。
すなわち、第4図による回路はマトリックスの1つの列に対応付けられている。
第4図の例では16ビツ)−のワード幅を有する被乗数および乗数が互いに8i
ii理演算される0部分積の発生はアンド回BUDにより行われ、その際に各ア
ンド回路UDは4つのアンド要素を含んでおり、それのうち各アンド要素がそれ
ぞれ1つの部分積を形成する。それに応して各アンド回路UDが4つの部分積を
出力端に発し、これらは加算回路のなかでそれぞれ加算される。加算回路A、D
はこうして4つのビットを加算し得るように構成されていなければならない、相
応の回路が第15図に示されている。すなわち、加算回路ADは4つの入力信号
から和ビットsBおよび桁上げビットCBの2つの出力信号を作る。
各アンド回路UDには従って、段1の加算回路と呼ばれるべき加算回路が対応付
けられている。これらの加算回路は参照符号AD+を付されている。複数個の加
算回路AD+が存在しているならば、それらの出力値である和ビットSBはさら
に加算されなければならない。このことは、参照符号AD11を付されている段
2の加算回路により行われる。第4(2Iではもう1つの別の加算回路、すなわ
ち参照符号ADIIIを付されている段3の加算回路が必要であり、その出力端
に積ポジションに対する値S(和ビット)およびC(桁上げピント)が発せられ
る。加算回路A、Dはすべて等しく構成されている。すなわち、それらは4つの
入力信号を2つの出力信号である和ビットおよび桁上げピントに論理演算する。
これらの積ボジシッンの加算回路AD+およびADIIから発生される桁上げC
Bはすぐ次に高い積ポジションの加算回路に与えられる。このボジシッンの加算
のために必要である桁上げはすぐ次に低い積ポジシランの加算回路から供給され
る。これらの桁上げは第4121中に星印を付されている。
第4図かられかるように、積ボジシッンの値を実現するため、それぞれアンド回
路UDがら出発し、また最高必要な段の加算回路しか存在しなくなるまで加算回
路ADにより常により狭くなる木状に配置された回路が作られる。
加算段の数は乗数の大きさに関係し、またさらに2つの正の数の乗算を実行すべ
きか”2の補数”での2つの数の乗算を実行すべきかに関係する。正の数のみを
乗算する乗算器に対しては2の対数1ogzn(nl、を乗数のビットの数)に
より与えられる加算段の数がすぐ次の整数に丸められ、また次いで1だけ減ぜら
れる。“2の補数”に対する乗算器に対しては加算段の数は、すぐ次の整数に丸
められ、また次いで1だけ減ぜられたIogz (n+1)に一致する。
半導体モジュール上にそれぞれ第4図に相応する回路を含んでいる個々のセルの
配置は、符号なしの数が互いに乗算される場合に対して、原理的に第5図に示さ
れている0個々のセルSLは並び合って位置し、また乗算器の場MFを形成する
。セルSLのなかで部分積が形成され、また積ボジシッンあたり加算される。
結果は和ビットSおよび桁上げとッ)Cとして各セルSLの出力端に現れる。セ
ルSLの出力端における和ピッ]・はさらに先行の積ポジシッンからの桁上げに
より論理演算されなければならない、これは、個々のセルからの値Sおよび先行
のセルからの((i上げCを供給される加算回路ADDのなかで行われる。加算
回路ADDの出力端には次いで相応の積ポジションの正しい値Pが現れる。これ
は出力レジスタAGのなかに記憶される。被乗数Aは入力レジスタREIのなか
に記憶され、またそこからセルSLに供給される。被乗数に付加された最上位ピ
ントAmは、第3図中に示されているように、場■の部分積を発生するセルに供
給される、これらは第511Zの場合に常にOであるので、最上位ビットは0に
セントされなければならない0乗数Bは入力レジスタRE2に供給され、また検
査の役割をする追加的な回路TEを介して乗算器の個々のセルSLに到達する。
レジスタRE2はさらに検査信号TMIおよび初期桁上げINに対するポジシロ
ンを含んでいる。
2の補数”で表された2進数を乗算する乗算器の原理的構成は第6図に示されて
いる。この乗算器と第5図の乗算器との一つの相違点は、符号を表す被乗数Aの
最上位ピントが場■のなかで部分積を発注しなければならないセルSLに供給さ
れることである。別の相違点は、乗数に対するレジスタR巳2が第2の検査信号
TM2に対するポジションを備えていることである。レジスタREIの実施例は
第16図に、レジスタRE2の実施例は第18図に、また検査回路TEの実施例
は第17図および第19図に示されている。
セルSLのなかの第4図に示されているアンド回路および加算回路の一層詳細な
配Iは第7図に示されている1乗算器の場MFの個々のセルSLはチップの上に
、第7図に示されているように配置されている0例として、第3図による最下位
の積ポジションを発生するセルSLOを説明する。上から下へ先ずアンド回路U
DIが第1の行Z1のなかに配置され、それに第1の段ADIIの加算回路が続
いている。アンド回路UDIは乗数の4つのビットB、ないしB、に対する4つ
の導線および被乗数のビット八〇を供給される。第3(2Iに示されているよう
に、それによって積ポジションP0の発生のために必要な部分積AeBoが発生
され得る。セルSLOのなかのアンド回路[JDIに示されている別の導線は乗
算器の場を検査する役割をし、また場Iを発生する。アンド回路UDIに続く第
1の段の加算回路A、D11はアンド回11JD]の部分積を論理演算する。縁
に示されている導線は乗算器の場MFの検査のために必要である。それらは第1
9図に示されている。
加算回路ADIIに、被乗数ビットと乗数ビ・ントB4ないしB、との論理演算
を実行する第2の行Z2のアンド回路IJDIが続いている。それは構成の点で
第1のけZlのアンド回路UDIに一致している。第2の行Z2のアンド回路t
JD1に、アンド回路UDIの部分積を論理演算する第1の段の加算回路AD+
2が続いている。加算回路ADI2に、参照符号ADIIIを付されている第2
の段の加算回路が続いている。第2の段のこの加算回路により第1の段の両加算
回路、すなわちADIIおよびAD12の出力信号が加算される。
行Zlと22との間に、被乗数ビットが伝達される導線がそれぞれ1つの行だけ
ずらされる配線チャネルが設けられていてよい、ずれはたとえば第3図のマトリ
ックスに相当するつ
行Z2には、相応して構成されている別の行が続き得る。それらは常に、第1の
段AD+の少なくとも1つの加算回路に接続される一列のアンド回路UDIがら
成っている。
アンド回路UDIの構成は第8図に示されている。このアンド回路はここではイ
ンバータを接続されたナンド要素として実現されている4つのアンド要素UG1
ないしUC2から成っている。第1のアンド要素UGIには端子EAOを介して
ここで論理演算すべき4つの被乗数ビットの最上位の被乗数ビットが、また入力
端EBOを介して論理演算すべき乗数ビットの最下位の乗数ビットが供給される
。第2のアンド要素UG2には入力端EAIを介して二番目に上位の被乗数ビッ
トが、また入力端EBIを介して二番目に下位の乗数ビットが供給され、以下同
様にしてアンド要素UG4には端子EA3を介して最下位の被乗数ビットが、ま
た人力#1EB3を介して最上位の乗数ビットが供給される。同じく第8図から
れかるように、被乗数ビットに対する導線はずらされて隣のセルに導かれ、他方
において乗数ビットに対する導線はアンド回路を通じて水平に通されている。
論理演算すべき最後の4つの被乗数ピント、最上位の乗数ピントまたは第3図に
よりマトリックスの最後の4つの行の乗数ピントに対しては、第7図のように、
第1の列にアン):回路を、また後続の行に種々の段の加算回路を含んでいる行
zIが設けられている。加算段の数は前記の弐に相応して論理演算すべき乗数の
幅に関係する。
行Z、の列のなかのアンド回路の構成は異なっており、どの部分積を形成すべき
かに関係する。第1図との比較により示されるように、乗数ビットB、ないしB
7を含んでいるマトリックスの最後の4つの行のなかには若干具なったアンド回
路が部分積形成のために必要である。それに応じて異なったアンド回路が存在す
る。アンド回路UD2はセル4に−3まで含めてセルSLOにより使用され、そ
の際にkm (nd i v4)+1である(divは剰余なしの整数−除算で
ある)。
第3図のマトリックスに関してはn=4であり、またそれによって2のkの値が
生ずる。すなわちセル5までアンド回路UD2が使用される。これは同しく容易
に第3図に従って完成され得る。このアンド回路UD2の構成は第9図に示され
ている。この図かられかるように、このアンド回路UD2はアンド回路UDIと
ほとんど異なっていない、主な相違点は、検査信号ET2に対する導線がアンド
回路UD2を通って延びていることである。検査信号ET2の役割は後で説明す
る。
列のなかのすぐ次のアンド回路、すなわち第3図の例では第6のセルに関係する
アンド回路UD3は同じくほとんどアンド回路tJD2と同一であり、相違点は
検査信号ET2に対する導線が2つの導線、すなわち検査信号ET2を反転され
た形態ENT2で伝達するための導線および反転されない形j!1ET2で伝達
するための導線に分かれることだけである。
アンド回路の変更はセル4に−1、すなわち第3図によれば第7のセルSL7に
関係するアンド回BUD4により生ずる。第3図かられかるように、このアンド
回路はその他のアンド回路に比較して1つのアンド要素のなかで被乗数ビットを
反転して乗数ピントと論理演算しなければならず、また追加的になお1つのアン
ド要素のなかで乗数のMSBビットB3をアンド回路の出力端に通過接続しなけ
ればならない、このアンド回路の実施例は第11図に示されている。2つのアン
ド要素UC5およびUC2は変更されていないが、アンド要素UG7およびUC
2は若干具なって構成されている。アンド要素LIC7は同じく1つのナンド要
素および1つのインバータから成っているが、入力端EA2に、検査信号ET2
およびENT2を介して駆動される排他的ノア回路XNORが接続されている。
作動の場合にはこの排他的ノア回路は、入力端EA2における被乗数ビットを反
転してアンド要素UG7のナンド要素の入力端に接続するように接続されている
。
検査の場合には検査信号ET2およびENT2を介して排他的ノア回路は、入力
端EA2における被乗数ビットが反転されずにアンド要素に通過接続されるよう
に駆動される。このことは、検査の場合にアンド要素UG7がすべての他のアン
ド要素のように取り扱われ、またそれによって検査が簡単化されることを意味す
る。アンド要素UG8はインバータと出力端に配置されたマルチプレクサ回路M
UXNとから成っている。マルチプレクサ回IMUXNは同じく検査信号ET2
およびENT2により駆動される。それは作動の場合には、入力端EB2上の乗
数ビットが出力端に通過接続されるように接続されており、これは第3図中のM
SBピッ)B3である。それに対して検査の場合には、入力端EA3およびEB
3に与えられているビットはナンド要素を介して通過接続されるので、検査の場
合にはアンド回路のアンド要素UG8はアンド回路の他のアンド要素のように動
作する。
行Z1の残りのアンド回路は、乗数のMSBビットがここでは出力端に通過接続
されなくてよいので必要ではないアンド要素UG8を除いて、アンド回路UD4
に相応して構成されているアンド回路LJD5である。二〇の実施例は第12図
に示されている。この図かられかるように、第3図中のマトリックスに相応して
、乗数のMSBピッ1−83と論理演算すべき反転された被乗数ビットがアンド
要素UC7のなかで論理演算され、またその他のアンド要素は通常の構成を有す
る。
作動の場合から検査の場合へのアンド要素UG7の切換のために再び検査信号E
T2およびENT2が用いられている−0排他的ノア回路の実施例は第14図に
、またマルチプレクサ回路の実施例は第13図に示されている。
加算回路の実施例が第15図に示されている。加算回路は2つの全加算器、すな
わち全加算器VAIおよび全加算器VA2から成っている。全加算器VA、1は
3つの入力OmE1、E2、E3および2つの出力端、すなわち和ビットSBに
対する出力端およびこの場合に反転されて出力される桁上げビットCBNに対す
る出力端を有する。全加算器VA2は同じく3つの入力端E4、E5、E6を有
する。入力端E5には和ビットSBが全加算器VA、Iから供給され、入力端E
6には反転された桁上げビットが隣のセルから供給される。入力端E4には、ど
の段に加算回路が属するかに応して部分積もしくは11i上げピントが供給され
る。全加算器VA2は出力端A3に和ビットSBを、また出力端A4に桁上げピ
ッ)CBを与える。
第15図による加算回路が第1の段のなかで使用されるとき、すなわち加算回路
ADIとして使用されるときには、入力端E1、E2、E3にそれぞれ部分積が
供給され、人力iE4に同しく部分積が供給され、入力端E5に和と、ノドが供
給され、また入力端E6に桁上げビットがすぐ次に下位のセルの第1の段の加算
回路の第1の全加算器から供給される。このことは第19図に示されている。こ
こには2つの最下位のセルSLIおよび31.0が示されている。セルSL1で
は、対応何けられているアンド回路に接続2されている第1の段の加算回路AD
11に入力端ElないしE3に部分積が、入力iE4に同じく部分積が、入力端
E5に第1の全加算器の和ビットが、また入力端E6に第1の段の隣接して配置
された加算回路の第1の全加算器の桁上げビットが供給される。
セルSl、1の第2の段の加算回路ADTIIには入力端Elに加算回路AD+
2の和ビットが、入力4E2にセルS l−0の加算回路ADI2のti3上げ
ビットが、入力端E3にセルSl、0の加算回路ADliの桁上げビットが供給
される。入力端E4には、同じセルSLIの加算回路A、D11の和ビットが、
入力端E5には対応付けられている全加算器の和ビットが、また入力KE6には
セルSl、0の加算回路ADnlのカロ算回路、詳細にはその第1の全加算器の
桁上げピントが与えられている。
相応の規則に従って、次いでより高い段の加算回路が接続される。常により高い
段の加算回路のなかで第1の全加算器では1つの和と71・および2つの桁上げ
ビy I・が、また第2の全加算器では2つの和ビットおよび1つの桁上げピノ
]・が論理演算される。
加算回路のより高い段はこのように常により低い段の加算回路の和ピノ)・およ
び桁上げビットを論理演算する。その際に、より高い段の加算回路が種々の段の
加算回路の出力信号を論理演算しなければならないことが生じ得る。これは、段
あたりの加算回路の数が2により除算可能でない場合である。
既に述べたように、論理演算すべき2進数の°2の補数”表現の際には5つの異
なるアンド回路が必要であるが、それらはごくわずかしか異なっていない、その
理由は第3図に関連し2て説明されている。符号なしの正の数のみが互いに論理
演算されるときには、ただ1つのアン)′回路UDIが必要である。
乗算器、詳細には乗算器の場MFを検査し得るためには、アンド回路UDおよび
加算回路A、Dに予め定められたピッ(・パターンが供給され、各セルSLの出
力端においてセルから出力される出力信号が目標信号と比較されなければならな
い。
比較により、1つのセルが申し分なく動作するか否かを明らかにする。セルの検
査は、セルS1.がすべて等しい仕方で作動されるならば、入力端における比較
的簡単なビットパターンを必要とする。このことを達成するため、第5図および
第6図ではそれぞれ検査回路TEおよび検査信号TMが用いられている。検査回
路TEの構成および検査信号、第5図中では検査信号TMIまたは第6図中では
TMlおよび7M2、の機能はいま第15図ないし第」8図の回路および既に説
明したアンド回路と結び付けて示される。
第6図によれば被乗数ビットAは場■のなかのアンド回路に、それぞれ被乗数ピ
ントがセルに供給され、また次いでこの被乗数ビットがずらされて隣のセルに伝
達されるように供給される。場■のなかの被乗数ビットはすべて被乗数のMSB
ビットに相当し、またこうして被乗数のMS8ビットよりも高い値である各セル
に供給される。このことが行われ得る回路が第16図に示されているゆ被乗数ビ
ットA、ないしA、、−1はそれぞれセルZL、ないしZL、−、に供給される
。最上位の被乗数ビットA□1は次いでその他のセル、すなわちセルZ L、
−Z L、、、−。
に(共給される。
作動の場合に被乗数に対するその入力端に0を受ける場Iのなかのアンド回路は
検査の場合に特定の被乗数ビットにより駆動されなければならない。これは実施
例では被乗数ビットA0である。このことを達成するため、第17図による回路
が設けられている。場lのなかの部分積を発生するアンド回路のアンド要素UG
にはアンド要素UGT1を介して被乗数ビン)Asが導かれる。アンド要素UG
TIにはさらに検査信号TMIが与えられている。どの値を検査信号TMIが有
するかに応して、アンド要素UCT1の出力信号は0またはA、である。乗数の
拡張は第3図に相応して、1−4に−1のアンド要素が駆動されなければならな
いことに通ずる。第3図の実施例ではlは7に等しいであろう。
検査の場合には場1のなかのアンド要素に八〇が供給され、また乗数ビットが無
関係に設定可能であるので、アンド要素は種々の値により検査され得る。
第7図の説明により、行Zlのなかにアンド要素UD2ないしUD5が使用され
ることが示されている。その際にそこでは作動の場合が説明されている。作動の
場合にはアンド要素に、l・つのアンド要素を除いて、乗数の最上位ビット、た
とえば第3図中では乗数ビア)BJが供給される。このことが達成される回路は
第18図に示されている。ここでは乗数ビットB、、ないし84に−2が検査信
号TMlに関係してアンド要素にマルチプレクサM U Xを介して通過接続さ
れる。それに対して検査の場合にはこれらのアンド要素はそれらの乗数入力端に
より個別に設定され得なければならない。そのために再び、拡張された乗数ビッ
トBいないし84に−1がアンド要素に接続されるようにマルチプレクサMUX
を切換える検査信号が利用される。1つのアンド要素に、すなわち乗数のMSB
ビー/ )が1つの列の部分積に加えられるマトリックスのなかの列、すなわち
第3図中ではマトリックスの最後の行に対するアンド要素には、検査信号TNI
により駆動されるアンド要素UGT1を介して、拡張された乗数ピッl−B、に
−が導かれる。検査信号TMIO値に関係してアンド要素UGT1の出力端にO
または乗数ビットBah−+が現れる。作動の場合にはアンド要素UGT2の出
力端に0が発せられ、検査の場合には乗数ピッ)84m−1が発せられる。それ
によって、対応付けられているアンド要素を個別に検査することが可能である。
検査の場合にはさらに、セルSLOの加算回路の桁上げ信号がセルSLにおける
桁上げと同じ桁上げを供給されるように取り計られれなければならない、その他
のセルの加算回路の桁上げ信号は通常の仕方で接続されている。このことを達成
するため、第19図によれば第1の段の加算回路ADIIの第1の全加算器の桁
上げ出力端はアンド要素UGT3を介して同し加算回路の第2の全加算器の桁上
げ入力端に導かれる。第1の段の加算回路ADIIの桁上げ出力端は次いで別の
アンド要素UGT4を介して第2の段のすぐ次の加算回路A、D111の桁上げ
入力端に接続される。相応の、二とがその他の加算回路に対しても当てはまる。
たとえば第2の列の加算回路AD+2はその上行上げ出力端で第2の段の加算回
路AD■1の桁上げ出力端と接続される(以下同様)、一括接続は第19図に示
されている。アンド要素UGT3およびUGT4に接続されている検査信号TM
Iにより桁上げ入力端にこの段または先行の段の全加算器からの桁上げ信号もし
くは値Oが与えられ得る。こうして作動の場合には第1のセルSl、0のなかで
評価される桁上げ信号が0であり、それに対して検査の場合には確定された桁上
げが第1のセルSLOの加算回路に到達することが達成される。それによって、
検査信号を与えることにより、その正しさを検査され得る確定された出力信号が
発生され得ることが可能である。そのために必要な費用はわずかである。
FjG2
FjG5
IG7
FiG 13 FIG 14FIG18
要約
乗算器によりrn−1桁の被乗数が2進数として表されているn−1桁の乗数と
論理演算され得る。チップ上に規則的に構成されており容易に検査可能な配置を
達成するため、積ポジションあたり1つのセル(SL)が設けられている。これ
はこれらの積ポジションに対応付けられている部分積を形成するためのアンド回
路(UD)と、これらの積ポジションに対する部分積を加算するための加算回路
(AD)とから成っている。アンド回路および加算回路の数はすべてのセル(S
L)に対して等しい。積ポジションあたり部分積の発生のために必要でないアン
ド回路はOにおかれる9個々のセルが等しく構成されているので、それらは基本
回路から簡単に形成され、また容易に並び合って配置され得る。より大きい幅の
被乗数および乗数に対する乗算器が形成されるべきであれば、簡単にこのような
セルの別の並置が必要である。
遺択図第7図
国際調査報告
一咽一一へ−”””k PCT/DE 89100445
Claims (14)
- 1.2進数として表されているy桁の乗数(y=0,1,2・・・n−1)によ るx桁の被乗数(x=0,1,2…m−1)の論理演算のための乗算器において 、m+n個の並び合って配置された積ポジションあたりそれぞれ1つのセル(S L)が設けられており、各セル(SL)が積ポジション(P)に対応付けられて いる部分積を形成するためのアンド回路(UD)とこれらの積ポジション(P) に対する部分積を合計するための加算回路(AD)とを含んでいることを特徴と する乗算器。
- 2.すべてのセル(SL)が等しい数のアンド回路(UD)および等しい数の加 算回路(AD)を有し、より下位の積ポジションの値を発生するために必要でな い部分積(場1)を発生するアンド回路(UD)の被乗数入力端が0にセットさ れており、またより上位の積ポジションの値を発注するために必要でない部分積 (場1I)を発生するアンド回路(UD)の被乗数入力端が符号なしの数の乗算 の際に0にセットされていることを特徴とする請求項1記載の乗算器。
- 3.すべてのセル(SL)が等しい数のアンド回路(UD)および等しい数の加 算回路(AD)を有し、“2の補数”表現での2進数の乗算のためにより下位の 積ポジションの値を発生するために必要でない部分積(場1)を発生するアンド 回路(UD)の被乗数入力端が0にセットされており、またより上位の積ポジシ ョンの値を発注するために必要でない部分積(場1I)を発生するアンド回路( UD)の被乗数入力端が被乗数の最上位ビット(MSB)と接続されており、乗 数(B)の符号ビット(MSE)と論理演算すべき被乗数ビットか反転されて対 応付けられているアンド回路に与えられており、また乗数の最上位ビット(MS B)が被乗数の最上位ビット(Ao)と論理演算される積ポジションにおいて乗 数の最上位ビット(MSB)が加算されることを特徴とする請求1項記載の乗算 器。
- 4.各加算回路(AD)かそれぞれ3つの入力端を有する2つの直列に位置する 全加算器(VA1、VA2)か成っていることを特徴とする請求2または3記載 の乗算器。
- 5.各アンド回路(UD)が4つのアンド要素(UG)から成っており、それら のうち各々が被乗数ビット(A)および乗数ビット(B)を論理演算することを 特徴とする請求項4記載の乗算器。
- 6.アンド回路(UD)の後に加算回路(ADI)が第1の段として配置されて おり、この加算回路が、 第1の全加算器(VA1)の3つの入力端(E1、E2、E3)に3つの部分積 が与えられ、 第2の全加算器(VA2)の入力端(E4)に第4の部分積が与えられ、第2の 入力端(E5)に第1の全加算器(VA1)の和ビット(SB)が与えられ、第 3の入力端(E6)に桁上げビットがすぐ次に下位の秘ポジションに対応付けら れている第1の段の加算回路の第1の全加算器から与えられる ように接続されていることを特徴とする請求項5記載の乗算器。
- 7.積ポジション(P)あたりより下位の段のそれぞれ2つの加算回路がより上 位の段の加算回路に対応付けられており、それらの入力端が、第1の全加算器( VA1)の第1の入力端(E1)により下位の段の加算回路から和ビット(SB )が与えられ、第2および第3の入力端(E2、E3)にすぐ次に下位の積ポジ ションに対応付けられているより下位の段の加算回路の桁上げ出力端から各1つ の桁上げビットが与えられ、第2の全加算器(VA2)の第1の入力端(E4) により下位の段の加算回路の和ビットが与えられ、第2の入力端(E5)に同じ 段の第1の全加算器から和ビットが与えられ、第3の入力端(E6)にすぐ次に 下位の積ポジションに対応付けられている同じ段の加算回路の第1の全加算器か ら桁上げビットが与えられる ように接続されていることを特徴とする請求項6記載の乗算器。
- 8.積ポジションあたりアンド回路および加算回路の配置か、第1のアンド回路 に、対応付けられているアンド回路の出力信号に対する第1の段(ADII)の 加算回路が続いており、この加算回路に第2のアンド回路(UD1)が続いてお り、このアンド回路にこのアンド回路の出力信号に対する第1の段(AD12) の加算回路が続いており、 第1の段(AD12)の加算回路に第1の段(ADI1、AD12)の先行の加 算回路に対する第2の段(ADII1)の加算回路が続いており、この順序が、 第2の段(ADII)の2つの加算回路が現れるまで繰り返され、次いで第2の 段の最後の加算回路に第2の段(ADII)の加算回路の出力信号を論理演算す る第3の段(ADIII)の加算回路が続き、この順序が先行のステップに相応 して、“2の補数”乗算の際に丸められた(log2(n+1)−1または符号 なしの乗算の際に丸められた(log2n)−1段が存在するまで継続されるよ うに行われていることを特徴とする請求項7記載の乗算器。
- 9.1つの段のなかの加算回路が奇数の際にこの段の加算回路および他の段の加 算回路がより上位の段の加算回路の加算入力端と接続されていることを特徴とす る請求項8記載の乗算器。
- 10.検査の目的で“2の補数”表現の2進数の乗算の際に被乗数ビット(a) の数が2倍にされ、またそれにより追加的に生ずる部分積(場1I)が被乗数の 最上位ビット(MSB)および乗数ビットから形成され、乗数ビット(B)の数 が常に4つの除算可能な数に拡張され、その際に拡張の最上位ビットが作動の場 合には0、検査の場合には設定可能であり、拡張のより下位のビットが作動の場 合には乗数の最上位(Bn−1)に等しく、検査の場合には個々に設定可能であ ることを特徴とする請求項3ないし9の1つに記載の乗算器。
- 11.部分積を場1のなかで発注するアンド回路のアンド要素が検査の場合には 被乗数の最下位ビット(Ao)と接続されていることを特徴とする請求項10記 載の乗算器。
- 12.反転された被乗数による部分積を形成するアンド回路(UD4、UD5) のアンド要素に、検査の場合にこれらの被乗数が反転されずに供給されることを 特徴とする請求項10または11記載の乗算器。
- 13.アンド回路の最後の列に、 作動の場合には対応付けられている被乗数ビットを反転して供給するが、検査の 場合にはこの被乗数ビットを反転せずに供給するアンド要素と、乗数拡張の最上 位ビット(B1)を供給され、その出力端に、アンド要素の出力信号(検査の場 合)または作動の場合には乗数(Bn−1)の最上位ビットを通過接続するマル チプレクサ(MUXN)を配置されているアンド要素と、 対応付けられている被乗数ビットからの部分積もしくは乗数ビットまたはそれら の拡張を形放する別のアンド要素と、を有するアンド回路(UD4)が含まれて いることを特徴とする請求項10ないし12の1つに記載の乗算器。
- 14.検査の場合に最下位の積ポジション(Po)に対応付けられている加算回 路の桁上げ入力端が、 第1の段(ADI)の加算回路の第2の全加算器の桁上げ入力端がこの段の第1 の全加算器の桁上げ入力端と接続されており、第2の段(ADII)の第1の全 加算器の桁上げ入力端が第1の段(ADI)の加算回路の第2の全加算器の桁上 げ入力端と接続されており、以下同様にして、桁上げが次々と相い続く加算回路 の個々の加算回路により進行するように互いに接続されていることを特徴とする 請求項10ないし13の1つに記載の乗算器。
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