JPS61296429A

JPS61296429A - 乗算器アレイ

Info

Publication number: JPS61296429A
Application number: JP61143978A
Authority: JP
Inventors: バーナード・ジェイ・ニュー; ティモシー・ジェイ・フレアティ
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1985-06-19
Filing date: 1986-06-18
Publication date: 1986-12-27
Also published as: EP0206762A3; EP0206762A2; US4748582A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［同時係属出願との相互関係］この発明に関連した特に興味ある、同時継続中の出願は
「高処理量の拡張精度の乗算器」と題するＢ　ｅｒｎａ
ｒｄ　Ｊ　、　　Ｎ　ｅｗおよびＴ　１ｉｏｔｈｙ　　
Ｊ　、　　Ｆ　１ａｈｅｒｔｙを代表として１９８５年
６月１９日に出願された米国特許出願連続番号箱７４７
．０７９号であり、これはここで援用される。

［発明の分野］この発明はディジタル電子乗算器回路に関するものであ
って、特に、２個の符号拡張ビットしか維持しない２つ
の２の補数の３２ビツトのオペランドの積を形成するこ
とができる並列乗算器アレイに関するものである。

［発明の背景］２進表記法で表わされる数の乗算（２のべき）はディジ
タル回路の普通の動作である。乗算を行なうさまざまな
技術は技術分野において周知である。これらの技術のあ
るものは最小の量の回路を採用し、そして比較的時間を
多く消費し、またあるものは迅速に動作するが比較的高
価な回路を必要とする。速度と回路の凌雑さの間のかね
あいはそれゆえいかなる電子乗算器の設計にも必要とさ
れる。

ディジタル乗算器回路の動作の速度を上げるために一般
に採用される１つの試みはブースに由来し、そしてこれ
は２の補数の表記法で表わされる正および負、分数およ
び整数の数で正しく働くといった長所を有する。ブース
の方法の特別の変形は中間の積の発生ごとに乗算器の２
つの隣接したビット位置上で動作する。この変型は第１
に中間の積の発生に先行する多数シフトにより、そして
第２に２ビツトのルックアヘッドより速度の２倍の改良
を提供する。

ブースの変形を実現する回路は技術分野において周知で
あるが、上述されたように一般に非常に複雑である。中
間の積の最下位ビットの成るものは乗算の成る点以降は
変化せず、それゆえ積の最下位ビットを発生する乗算器
部分を実現する結果として生じる回路は簡潔化すること
が可能であるということが技術分野において認識される
一方、積の最上位ビットを実現する部分に同様の節約は
何らなされない。これは後の中間の積を形成する和に引
き続き含めるために中間の積の最上位ビットをすべて維
持する必要があるからである。

したがって、単に外部の符号拡張情報を含むそれらの最
上位ビットのためのビット位置の冗長の記憶なしに、各
中間の積のための十分な記憶を提供する回路アレイを有
する乗算器の必要がある。

［発明の要約］各々が中間の和および桁上げの１ビツトを発生する、３
２行に配置されたブース加算（Ｂ）セルと、各々が２つ
の符号拡張ビットを発生する短縮された符号拡張（Ｆ）
セルとのアレイからなる並列乗算器アレイがこの発明に
よって提供される。

アレイは１６行を含み、１番目の行のＢおよびＦセルは
乗数ワードのビット位置（２＊ｉ　）−１，２＊１およ
び（２＊ｉ　）＋１からの情報をコード化するセルによ
って発生された制御信号を受取る。

この態様で、Ｂセルの各行は被乗数または被乗数ワード
の２の補数の０倍、１倍または２倍をもとにして中間の
和および桁上げを形成することができる。被乗数および
乗数ワードの完全な積は乗算器アレイの外部のアキュム
レータの中間の和および桁上げから形成される。

この発明の乗算器アレイは２の補数の表記法または符号
のない分数または整数の表記法で分数または整数値を表
わすであろう３２ビツトの被乗数ワードと３２ビツトの
乗数ワードで演算を行なう。

この発明の乗算器アｌ／イによって６４ビツトの積ワー
ドが発生される。

乗算器アレイで利用されるＦセルは符号ビットと「ガー
ド」ビットの符号の２つのビットだけが拡張されること
を必要とする。このようにしてアレイの行のサイズは３
４ビツトの最小で保持され、しかも符号のある２の補数
の３２ビツトのオペランドの完全な６４ビツトの積を平
行して発生する。

この発明のＦセルはアレイの先行する行のＦセルによっ
て発生されたサイン信号を受取る２つの演算装置と被乗
数の２つの最上位ビット位置からなる。

ＢセルおよびＦセルのマルチプレクサは左シフトされた
ビット、被乗数のシフトされないビットまたはＺＥＲＯ
ビットを選択し、先行する中間の和および桁上げの間に
発生される和および桁上げビットと組合わせて１度に２
ビツトのブースの乗算機構を実現する。この機構は２の
補数の表記法で示されるオペランドの積を発生する。ブ
ースコード化セルによって発生される特別の加算／減算
挿入ビットはアレイの１行目の１つおきのＢセルに伝送
され、加算のための２進ＺＥＲＯ，減算のための２進Ｏ
ＮＥといった適切な信号を与え、１度に２ビツトのブー
ス機構を実現する。

［好ましい実施例の詳細な説明］３２ビツトの被乗数と３２ビツトの乗数との６４ビツト
の積を発生することができる乗算器アレイ１２０はブロ
ック図の形態で第１図に例示される。乗算器アレイ１２
０はこれは「３２ビツト×３２ビツトの乗算器アレイ」
として識別されるような、拡張精度の乗算器回路での使
用に適し、これは「高処理量の拡張精度の乗算器」と題
するＢｅｒｎａｒｄ　　Ｊ　、　　Ｎ　ｅｗおよびＴ　
ｉｍｏｔｈｙＪ　、　　Ｆ　１ａｈｅｒｔｙを代表とし
て１９８５年６月１９日に出願されそしてこの出願の譲
受人に譲受けられた米国連続番号節７４７．０７９号の
関連した、同時係属中の出願で説明され、この説明はこ
こで援用される。

しかしながら、この発明がそのような乗算器と関連して
説明されるのは例示の目的のためだけである。

１組の３２の導体は乗数ワードのＸ。−３，および被乗
数ワードのＹ。−５，の３２の真のビットと、乗数ワー
ドのＸ。−ａ、の３２の相補のビットと被乗数ワードの
Ｙ。−３，の相補のビットを乗算器アレイ１２０に桁上
げする。１組の６４の導体は乗算器アレイ１２０から、
３２ビツトの被乗数ワードと３２ビツトの乗数ワードの
積を表わす積ワードＰ。６．に対応する信号を運び去る
。被乗数および乗数は分数または整数の２の補数の表記
法または符号のない分数または整数の表記法で表わされ
てもよい。

第１図を参照すると、乗算器１２０は１６行のアレイで
あり、各行１は３２のブース和（Ｂ）セル２００１．２
０２１，２０４１、・・・、２６０１゜２６２１と、短
縮された符号拡張（Ｆ）セル２６４１と、ブースエンコ
ーダセル２６５Ｉとからなる。乗算器アレイ１２０の第
１行の各Ｂセル２００ａ、２０２ａ、・・・、２６０ａ
および２６２ａと、Ｆセル２６４ａはそれぞれ被乗数オ
ペランドのビット位置Ｏと−１，１と０、・・・、３０
と２９、および３１と３０と、３１と３０に対応して、
Ｘ。

とＸ−＋、Ｘ、とＸ。、・・・、Ｘ、。とＸ２９、およ
びＸ、１とＸ、。と、Ｘｌ、とＸ□。の信号を受取って
いるのが示されている。約束により、Ｘ−７は２進のＺ
ＥＲＯに対応する。１行目のＢおよびＦセルのみが第１
図でＸ、とＸ、−７信号を受取っているのが示されるが
、各列のすべてのＢセルおよびすべてのＦセルはその列
の第１行でＢおよびＦセルによって受取られて示される
信号Ｘ１とＸ、−７を受取る。残りの図示されない相互
接続は図を明瞭にするために第１図から省かれている。

さらに、セルによって受取られた特別の信号ＸＩは被乗
数ワードの対応するビット位置の真のまたは相補の値の
どちらかに対応してもよい。特別のセルによって受取ら
れた値は、以下のセルの詳細な説明と関連して説明され
るであろう。

乗算器アレイ１２０の各行はブースエンコーダセル２６
６ａ、２６６ｂ、−１２６６ｏ　ｓおよび２６６ｐを含
み、それらはそれぞれ乗数オペランドのそれぞれのビッ
ト位置０．１および２．２．３および４と、・・・、２
８．２９および３０と、３０および３１に対応して、信
号Ｙ０、Ｙ７、およびＹ２と、Ｙ２、Ｙ、およびＹ、と
、・・・、Ｙ２Ｂ、Ｙ２９およびＹ、。と、Ｙ、。およ
びＹｌ、を受取る。Ｘｌ信号と同様に、セルによって受
取られた特別の信号Ｙ、は乗数ワードの対応するビット
位置の真のまたは相補の値のどちらかに対応してよい。

受取られた値は以下のブースエンコーダの詳細な説明と
関連して説明されるであろう。

各ブースエンコーダセル２６６１は１組の４−導体信号
ライン２７０１上に、演算せず、１度の加算／減算、ま
たは２度の加算／減算の演算の１つに対応する１組の４
つの制御信号を発生し、これは第１表に関連して以下に
説明される。乗算器アレイ１２０の１番目の行の中の各
ＦおよびＢセルはその行のブースエンコーダセル２６６
１によって発生される４つのこれらの信号を信号ライン
２７０１を介して受取る。（表記の便宜上、図面の中に
多くの制御およびデータ経路があり、その近くには括弧
によって囲まれた数字がある。これらの括弧で囲まれた
数字は隣接した制御またはデータ経路の幅、または制御
またはデータ経路に並列に伝送されることができる信号
の数を示す。乗算器アレイ１２０はクロックおよび制御
ブロックからのタイミングおよび制御信号を必要とし、
これらは第１図には示されておらず、それらの設計およ
び動作もここでは詳細に説明されていないが、当業者に
とって周知である。）第１図に示されるように、各ブースエンコーダの２６６
ａ、２６６ｂ、−・・、２６６ｐもまたそれぞれ、信号
ライン２７２ａ、２７２ｂ、−＝、２７２ｐに加算／減
算制御信号を発生し、これはそれぞれ、Ｂセル２００ａ
、２０４ａ、−１２６４ａによって受取られるのが示さ
れている。

乗算器アレイ１２０の（１＋１）番目の行と５番目の列
のＢセルは先行する１番目の行の（ｊ　＋１）番目の列
のＢセルから信号ライン２８０ｉ。

２８２１、・・・、３３８ｊおよび３４０１上のキャリ
ーイン信号を受取り、そして先行するｉ番目の行の（ｊ
＋２）番目の列のＢセルから信号ライン３５０ｉ、３５
２１．・・・、４１０１上の和信号を受取る。乗算器ア
レイ１２０の３１番目の列のＢセルは先行する１番目の
行のＦセルから信号ライン３４２Ｉのキャリーイン信号
を受取り、そして３２番目の列のＢセルはこのＦセルか
ら信号ライン４１２１の和信号を受取る。さらに、乗算
器アレイ１２０の（ｉ＋１）番目の行の各Ｆセルは先行
する１番目の行のＦセルから信号ライン４１４１の５Ｉ
ＧＮ信号を受取る。

１６の中間の積は３２ビツトの被乗数および乗数オペラ
ンドの乗算の間に形成される。１番目の中間の積は２＊
１ビット位置左にシフトされた被乗数ワードＸ２７、・
・・、Ｘｏと乗数ワードＹ３７、・・・、Ｙｏの積であ
る。被乗数ワードと乗数ワードの完全な６４ビツトの積
は１６の中間の積の和である。乗算器アレイ１２０の（
ｔ＋１）番目の行のＢセル２００１．２０２１、・・・
、２６０１の内容物は１番目の中間の積の３２の最上位
ビットを表わす。そういうものとして、それは中間の和
の２＊（１−１）ビット位置の右シフトの結果として見
ることができる。この和を形成するために、１組の１４
の中間の和および桁上げが発生される。

それぞれ信号ライン３５０１．３５２１、・・・、４１
２１と、信号ライン２８０１，２８２１．・・・、３４
０１上に発生される和および桁上げは１４の中間の和お
よび桁上げを表わし、ここで、２≦１≦１５である。乗
算器アレイ１２０の（１＋１）番目の行のＦセル２６２
Ｉの内容物は１番目の中間の積の符号拡張ビットを表わ
し、そして信号ライン４１４Ｉに発生される符号信号は
中間の積の符号を表わす。乗算器アレイ１２０はブース
方法を採用し以下の第１表に従って中間の積を形成し、
そこでは乗数の２つの隣接するビット位置が利用される
。

第　　１　　表０　　０　０　　　　演算せず（ＯＸ）０　　０　１　
　　１度加算（ＩＸ）０　　１　０　　　　　〃　　（ＩＸ）０　　１　１　
　　２度加算（２Ｘ）１　　０　０　　　２度減算（−２Ｘ’）１　　０　１
　　　１度〃（−１Ｘ）１　　　１　　０　　　　　〃〃（−１Ｘ）１　　１　
１　　　　演算せず（ＯＸ）隣接した乗数ビットの値の
各組合わせに対して第１表で要求される演算は、被乗数
ＸのＯＸ、１ｘ１または２Ｘのどれが現在の中間の積に
加算されるかあるいはそれから減算されるべきかを参照
するものである。第１表の項目の基礎となる理論の詳細
な説明は９０１　　Ｔｈｏｍｐｓｏｎ　Ｐｌａｃｅ、　
５ｕｎｎｙｖａｌｅ、　Ｃａ１ｌｆ’ｏｒｎｉａ　９４
０ＢＧのアドパンストマイクロディバイシズインコーボ
レーテッドが１９７６年から著作権を存する、Ｊｏｈｎ
　Ｒ，Ｍｌｃｋによって編集された第２版のＳ　ｃｈｏ
ｔｔｋｙ　ａｎｄ　Ｌｏｗ　−Ｐｏｖｅｒ　５ｃｈｏｔ
ｔｋｙ　Ｄａｔａ　Ｂｏｏｋのｒ　Ｄ　１ｇ１ｔａｌ　
　ＳＩｇｎａｌ　Ｐｒｏｃｅｓｓ！ｎｇ　Ｈａｎｄｂｏ
ｏｋ　Ｊと厘される５章で発見でき、これはここに引用
により援用される。

完全な６４ビツトの積は乗算器アレイ１２０の外部の１
対のレジスタで形成され、これらは第１図には示されて
おらず設計または動作もここでは詳細に説明されていな
いが、当業者にとって周知である。この発明を理解する
にあたって重要なことはこれらのレジスタがアレイ１２
０の１番目の行の中のＢおよびＦセルの中で形成され２
＊（１−１）ビット位置左シフトされた和および桁上げ
を受取ることだけである。この態様で、レジスタは上記
の第１表によって要求される１度に２ビツトの演算を説
明するために適切に尺度法めされたこれらのＢおよびＦ
セルの中で形成される１番目の中間の積の蓄積を行なう
。

第２図はそこでは２６６Ｉで表されれる第１図のブロッ
ク形態で示されるブースエンコーダを表わす論理図であ
る。当業者によって認められるであろうが、乗算器アレ
イ１２０の最初と最後の行のエンコーダ２６６ａと２６
６ｐについては第２図に示される回路に適当な修正が必
要となる。示されるように、１対の反転増幅器５００お
よび５０２はそれぞれＹ、およびＹ１＋、を受取り、こ
れらは乗数オペランドのｌおよび（ｉ＋１）番目のビッ
ト位置の補数を表わす。信号Ｙ、−１およびＹｌ−１は
先行の行（１−１）のブースエンコーダ２６６（１−１
）から受取られる。同様に、ブースエンコーダ２６６１
は増幅器５０２の真および相補の出力でそれぞれ信号Ｙ
１＋、およびＹ、□を発生し、それらはそれから次の行
（ｉ＋１）のブースエンコーダ２６６（１＋１）に伝え
られる。上で述べられたように、約束によりＹ−＋は２
進のＺＥＲＯに対応し、そしてブースエンコーダ２６６
ｐはＹ、。およびＹ３．信号のみを受取る。この態様で
、第１表に示される３つの乗数位置の内容物は信号ライ
ン２７０１に第１表で要求される適当な演算を発生する
のに利用可能である、すなわち演算なしくＰＩ、Ｐ２、
ＭｌおよびＭ２はすべてロー）、１度加算（Ｐｉはハイ
）、２度加算（Ｐ２はハイ）、１度減算（Ｍｌはハイ）
および２度減算（Ｍ２はハイ）である。また、ブースエ
ンコーダ２６６１は信号ライン２７２１に加算／減算制
御信号を発生し、そこではハイ信号が減算の演算の間挿
入され、そして加算の演算の間口−信号が挿入される。

増幅器５００の真の出力はＡＮＤゲート５０４、ＡＮＤ
ゲート５０６およびＡＮＤゲート５０８の相補の入力に
接続される。増幅器５００の相補の出力はＡＮＤゲート
５１０．ＡＮＤゲート５１２、ＡＮＤゲート５１４およ
びＡＮＤゲート５１６の相補の入力に接続される。増幅
器５０２の真の出力はＡＮＤゲート５１２、ＡＮＤゲー
ト５０６、ＡＮＤゲート５１４の第２の相補の人力と、
ＡＮＤゲート５１８の第２の相補の入力に接続される。

増幅器５０２の相補の出力はＡＮＤゲート５１０、ＡＮ
Ｄゲート５０４、およびＡＮＤゲート５０８の第２の相
補の入力に接続される。Ｙ、−、信号はＡＮＤゲート５
１０、ＡＮＤゲート５１２およびＡＮＤゲート５０８の
第３の相補の入力で受取られ、一方ｙ、−＋信号はＡＮ
Ｄゲート５０４、ＡＮＤゲート５０６、ＡＮＤゲート５
１４の第３の相補の入力とＡＮＤゲート５１８の第２の
相補の入力で受取られる。

ＯＲゲート５２０はＡＮＤゲート５１０および５０４の
出力を受取り、そして信号ライン２７０Ｉの１つに導か
れるＰ１信号を出力に発生する。

ＯＲゲート５２２はＡＮＤゲート５１２および５０６の
出力を受取り、そして信号ライン２７０１の２番目のも
のに導かれるＭ１信号を出力に発生する。ＡＮＤゲート
５０ｇは信号ライン２７０１の３番目のものに導伝され
るＰ２信号を出力に発生し、そしてＡＮＤゲート５１４
は信号ライン２７０ｉの４番目のものに導伝されるＭ２
信号を出力に発生する。ＯＲゲート５２４はＡＮＤゲー
ト５１８および５１６の出力を受取り、そして信号ライ
ン２７２１に導伝される加算／減算挿入信号を出力に発
生する。

第３図は第１図に示されるアレイ１２０の１番目の行に
位置決めされるＢセル２００ｉ、・・・、２６２１の代
表的なものの論理図である。示されるように、マルチプ
レクサ５３０はアレイ１２０の同じ行ｉのブースエンコ
ーダ２６６１によって発生されたＰｌ、Ｍｌ、Ｐ２およ
びＭ２信号を信号ライン２７０ｉで受取る。これらの信
号はマルチプレクサ５ｉ０によって受取られるデータ信
号のＸ、、Ｘ、−、、または２進のＺＥＲＯのどれがマ
ルチプレクサの出力に伝送されるかを選択するのに用い
られる。この態様では、それぞれ被乗数の内容物を２度
加算、または１度加算、加算しないといった上記の第１
表で要求される演算は、上記の第１表に特定されるよう
に、アレイ１２０の１番目の行に対応して、乗数ビット
位置Ｙ、、、Ｙ、およびＹｌ−４の内容物に従ってマル
チプレクサ５３０によって行なわれる。

信号ライン３５０ｉ、・・・、４１２１の１つを介して
先行の行のＢセルによって発生されるサムイン（Ｓ　　
ＩＮ）信号はそれぞれＢセル２００１、・・・、２６２
１よって受取られる。アレイ１２０の第１行のＢセル２
００ａ、２０２ａ、−・・、２６０ａ、２６２ａの場合
、Ｓ　　ＩＮ信号はそれぞれブースエンコーダ２６６ａ
、２６６ｂ、−・・、２６６ｐによって発生され、それ
ぞれ信号ライン２７２ａ、２７２ｂ、・・・、２７２ｐ
を介してそこから導伝される加算／減算挿入ビット信号
である。

先行の行のＢセルによって発生されるキャリーイン（Ｃ
ＩＮ）信号は信号ライン２８０ｉ、２８２１１・・・、
３４０ｉを介して例示されるＢセルに導伝される。ＡＮ
Ｄゲート５３２、ＡＮＤゲート５３４およびＥＸＯＲゲ
ート５３６の入力はＣＩＮ信号を受取る。マルチプレク
サ５３０の出力で発生される信号はＡＮＤゲート５３４
、ＡＮＤゲート５３８およびＥＸＯＲゲート５４０への
入力で受取らねる。Ｓ　　ＩＮ信号はＡＮＤゲート５３
８、ＡＮＤゲート５３２およびＥＸＯＲゲート５４０へ
の第２の入力で受取られる。ＯＲゲート５４２はＡＮＤ
ゲート５３２．５３４および５３８の出力で発生される
信号を受取り、そしてそこから信号ライン２８０１、・
・・、３４２１の１つにキャリーアウト（Ｃ０ＵＴ）信
号を発生する。

ＥＸＯＲゲート５３６はＥＸＯＲゲート５４０の出力で
発生される信号を第２の人力で受取り、そして信号ライ
ン３５０ｉ、・・・、４１４１の１つでザムアウト（Ｓ
　　０ＵＴ）信号を発生する。そのように発生されたＳ
　　ＯＵＴおよびＣＯＵＴ信号はｉ番目の行内に例示さ
れたＢセルの１番目」の中間の和および桁上げ内のビッ
ト位置に対応する２進の和およびキャリーアウトを表わ
す。

第４図は第１図で示される乗算器アレイ１２０のＦセル
２５４１を表わす論理図である。示されるように、マル
チプレクサはアレイ１２０の同じ行ｉのブースエンコー
ダ２６６１によって発生されたＰｌ、Ｍｌ、Ｐ２および
Ｍ２信号を信号ライン２７０１で受取る。これらの信号
はそれぞれ信号ライン４１８１および４１６１で受取ら
れる符号拡張データ信号Ｘｉ　、、Ｘｉ−＋またはマル
チプレクサ５５０によって受取られる２進のＺＥＲＯの
どれがマルチプレクサ５５０の出力に伝送されるかを選
択するのに用いられ、これは第３図に示されるＢセル内
に含まれるマルチプレクサ５３０に関して」二で説明さ
れたのと同様である。第２のマルチプレクサ５５２もま
た、Ｐｌ、Ｍｌ、Ｐ２およびＭ２信号を受取り、それら
を用いてマルチプレクサ５５２によって受取られたＸＩ
またはＸ。

または２進のＺＥＲＯ信号のどれかがマルチプレクサ５
５２の出力に伝送されるのを選択する。

先行の行（ｉ−１）のＦセル２６４　（ｉ　−１）によ
って発生されたサインイン（ＳＩＧＮ　　ＩＮ）信号は
信号ライン４１４（ｉ−１）を介して受取られる。この
５ＩＧＮ　　ＩＮ信号はＥＸＯＲゲート５５４への入力
、ＡＮＤゲート５５６への入力およびＡＮＤゲート５５
８）の入力で受取られる。

マルチプレクサ５５０の出力で発生される信号はＥＸＯ
Ｒゲート５５４への第２の出力と、ＡＮＤゲート５５６
および５５８への相補の入力で受取られる。マルチプレ
クサ５５２の出力で発生された信号はＯＲゲート５６０
への入力およびＥＸＯＲゲート５６２への入力で受取ら
れる。ＥＸＯＲゲート５５４はそこからＳＵＭ　　ＯＵ
Ｔ信号を発生する。ＥＸＯＲゲート５６２はＡＮＤゲー
ト５５８の出力で発生された信号を第２の入力で受取り
、ＧＵＡＲＤ信号を出力に発生する。ＯＲゲート５６０
はＡＮＤゲート５５６の出力で発生された信号を第２の
入力で受取り、そして５ＩＧＮ−ＯＵＴ信号を出力に発
生する。そのように発生された５ＩＧＮ　　０ｔＴＴは
信号ライン４１４Ｉを介してアレイ１２０の次の行のＦ
セル２６４（１＋１）に導伝される。

この発明のアレイ１２０は１番目の行内の第４図に例示
されるＦセル２６４１を利用して符号拡張ＳＵＭおよび
ＧＵＡＲＤ信号を計算し、アレイ１２０のｉ番目の行１
＜−１−＜１５内のＢセル２００１、・・・、２６２１
によって発生された各中間の和を求める。この発明の乗
算器アレイ１２０に用いられるブースの方法の１度に２
ビツトの変形のために、各中間の和に対して２つの符号
拡張信号しか維持される必要がない。この発明のＦセル
２６４１はビット位置をそれらの左に形成する外部の符
号拡張ビットのすべて保持することなく符号拡張ビット
の情報のこの最小の量のみを保持する能力を提供する。

このように、コンパクトな乗算器アレイ１２０は十分な
記憶を設ける二とによって中間の積を効果的に発生する
ことができる。

第４図で例示される新規のＦセル２６４１の設計は、中
間の和の起こりつるオーバフローがＢセルの設計を適切
に修正しそしてそこに適切に再設計された第２のＢセル
を組込むことで処理できるということを認識することに
よって、この発明のコンパクトな乗算器アレイ１２０を
与える。Ｆセルへのキャリーイン（ＣＩＮ）信号は２進
のＺＥＲＯに対応するレベルで確立され、第１のＢセル
に対応する回路はＺＥＲＯのキャリーインでＸｌ−１と
５ＩＧＮ　　ＩＮを合計する。これはＥＸＯＲゲート５
６４の１つの入力で信号をＺＥＲＯに対応するレベルに
まで設置することによって、そしてキャリーアウト（Ｃ
０ＵＴ）を発生する回路からＣＩＮ信号がＺＥＲＯであ
るために不必要である回路を除去することによって第４
図に示される設計に反映されている。第２のＢセルに対
応する回路は５ＩＧＮ　　ＩＮとＸＩ倍信号合計する。

この発明の乗算器アレイ１２０の演算は以下の具体例を
参照することによっておそらくよく理解され、そこでは
２の補数の被乗数および乗数ワードのサイズは説明を容
易にするために３２ビツトから８ビツトに減じられてい
る。

第２表ライン２　　　　　　　　　　＊０１０１０１０１３　　　　
　　　１１１１θ１１０１００ｅ　　　　　　　　　　
１１１０１０１１００１−７６に等しい被乗数の２の補
数の２進表示は具体例の第１のライン上にある。＋８５
に等しい乗数の２進の表記は第２番目のライン上にある
。

３つの次に最上位の位置を通って符号ビットが拡張され
た被乗数は具体例のライン３上に示される。

符号拡張はＦセル２６４ａによって行なわれる。

ライン４上にはブースエンコーダ２６６ａ　、・・・、
２６６ｐによって発生され、そしてアレイ１２０の第１
行のＢセル２００ａ、２０４ａ、　・＝、２６２ａによ
って行なわれる和に含まれる挿入された加算／減算ビッ
トがある。この量は２つの次に最上位の位置を通って符
号拡張される。Ｙｌ、Ｙｏ、およびＹ、の値はそれぞれ
、０．１．０であり、第１表に従えば被乗数Ｘに一２Ｘ
の演算が行なわれる。ブースエンコーダ２６６ａはハイ
のＭ２信号を発生し、従って第２行のＢセルのマルチプ
レクサ５３０は第２行のＦセル２６４ｂのマルチプレク
サ５５０および５５２と同様左シフトされたＸ１オペラ
ンドを選択する。第６番目および第７番目のラインはラ
イン３．４および５を合計してその結果生じた和および
桁上げビットを表わす。

これらの「キャリーセイブ」演算はアレイ１２０の第２
の行のＦセルおよびＢセルによって行なわれ、そして結
果として生じる和および桁上げ信号は第１の中間の和お
よび桁上げを表わす。

ライン８はブースエンコーダセル２６６ｃによって発生
されたＭｌのハイ信号によって選択されたアレイ１２０
の第３の行のＢおよびＦセルによって行なわれた一ＩＸ
演算を表わす。第２の中間の和および桁上げは具体例の
ライン９および１０に示されるようにこれらのＢおよび
Ｆセル２００ｃ１・・・、２６４ｃによって発生される
。別の−ＩＸ演算および第３の中筒の和および桁上げは
具体例のライン１１．１２および１３で示される。これ
らの演算はアレイ１２０の第４行のブースエンコーダセ
ル２６６ｄによって指示されるようにＢおよびＦセル２
００ｄ　、・・・、２６４ｄによって行なわれる。

ライン１４はブースエンコーダセル２６６ｅによって選
択されたアレイ１２０の第５行のＦおよびＢセル２００
　ｅ　ｓ・・・、２６４ｅによって行なわれる＋ＩＸ演
算の結果を示す。具体例のライン１５は被乗数（−７６
）と乗数（＋８５）の完全な１６ビツトの積である。こ
れは−６４６０の２の補数の２進表記である。上で述べ
られたように、この積は乗算器アレイ１２０の外部のレ
ジスタによって形成される。

【図面の簡単な説明】第１図はこの発明の乗算器アレイのブロック図である。第２図は乗算器アレイに用いられるブースエンコーダの
論理図である。第３図は乗算器アレイに用いられるブース和（Ｂ）セル
の論理図である。第４図は乗算器アレイに用いられる短縮された符号拡張
（Ｆ）セルの論理図である。図において、１２０は乗算器アレイ、２００１．２０２
＋　、２０４１．２６０１および２６２Ｉはブース和セ
ル、２６４ｊは符号拡張セル、２６６１はブースエンコ
ーダセル、２７２１は信号ライン、５００および５０２
は増幅器、５１０．５０４．５１２．５０６．５０８．
５１４．５１８および５１６はＡＮＤゲート、５２０．
５２２、および５２４はＯＲゲート、５３０．５５０お
よび５５２はマルチプレクサ、５３２．５３４および５
３８はＡＮＤゲート、５３６および５４０はＥＸＯＲゲ
ート、５４２はＯＲゲート、５５４はＥＸＯＲゲート、
５５６および５５８はＡＮＤゲート、５６０はＯＲゲー
ト、５６２はＥＸＯＲゲートである。特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド

Claims

【特許請求の範囲】

（１）複数個のビットの被乗数ワードと複数個のビット
の乗数ワードをサイクル的に処理し、そしてそこから複
数個のビットの積ワードを発生する外部のクロック信号
に応答する乗算器アレイあって：ｍ行とｎ列に配置され、各々が前記被乗数ワードの予め
定められたビット位置と前記乗数ワードの予め定められ
たビット位置に応答し、前記予め定められた被乗数ビッ
トの選択可能なものを前記第１の組合わせ手段の予め定
められたものによって発生される和および繰上げ信号と
、第２の組合わせ手段の予め定められたものによって発
生される和およびガード信号とに算術的に組合わせ、そ
してそこから和および繰上げ信号を発生さるための複数
個の第１の組合わせ手段を含み、行の中の前記第１の組
合わせ手段がそれによって「中間の和および桁上げ」ワ
ードの第１の部分を発生し；さらにｍ行の列に配置され、各々が前記被乗数ワードの予め定
められたビット位置と前記乗数ワードの予め定められた
ビット部分に応答し、前記あらじめ定められた被乗数ビ
ットの選択可能なものを前記第２の組合わせ手段の予め
定められたものによって発生されたサイン信号に算術的
に組合わせ、そしてそこから前記和、ガードおよびサイ
ン信号を発生するための複数個の第２の組合わせ手段を
踏み、各前記第２の組合わせ手段はそれによって前記中
間の和よび桁上げワードの第２の部分を発生し、前記積
ワードは前記中間の和および桁上げワードの予め定めら
れた部分から形成される、乗算器アレイ。
（２）前記第２の組合わせ手段が前記被乗数ワードの２
つの最上位ビット位置に応答する、特許請求の範囲第１
項に記載の乗算器アレイ。
（３）前記第２の組合わせ手段が前記２つの最上位の被
乗数ビット位置と、先行の行の前記第２の組合わせ手段
によって発生される前記サイン信号（ＳＩＧＮ＿ＩＮ）
とに応答し、前記和を発生するための第１の算術論理ユ
ニット手段と、前記最上位の被乗数ビット位置と前記Ｓ
ＩＧＮ＿ＩＮ信号に応答し、前記ガードおよびサイン信
号を発生するための第２の算術論理ユニット手段とを含
む、特許請求の範囲第２項に記載の乗算器アレイ。
（４）各々が前記乗数ワードの予め定められたビット位
置に応答し、そこから複数個の制御信号を発生するため
の、列に配置された複数個の論理手段をさらに含み、前
記第１および第２の組合わせ手段の予め定められたもの
が前記論理手段の予め定められたものに接続され、そし
て前記予め定められた被乗数ビットの前記第１および第
２の組合わせ手段による前記選択が前記制御信号によっ
て引き起こされる、特許請求の範囲第１項に記載の乗算
器アレイ。
（５）ｎ＝２ｍで、前記第２の組合わせ手段が：前記２つの最上位の被乗数ビット位置と、先行の行の前
記第２の組合わせ手段によって発生される前記サイン信
号（ＳＩＧＮ＿ＩＮ）とに応答し、前記和を発生するた
めの第１の算術論理ユニット手段と、前記最上位の被乗
数ビット位置と、前記ＳＩＧＮ＿ＩＮ信号に応答し、前
記ガードおよびサイン信号を発生するための第２の算術
論理ユニット手段とを含む、特許請求の範囲第４項に記
載の乗算器アレイ。
（６）前記第１の算術論理ユニットが前記ＳＩＧＮ＿Ｉ
Ｎ信号と第２の信号に応答し、前記和信号を発生するた
めの第１のゲート手段と、前記２つの最上位の被乗数ビ
ット位置を表わす信号と２進のＺＥＲＯに対応する信号
を受取り、前記複数個の制御信号に応答し、前記最上位
の被乗数ビット位置を表わす前記信号の１つかまたは、
前記最上位の被乗数ビット位置の補数を表わす前記信号
の１つかまたは、前記第２の信号であるＺＥＲＯに応答
する前記信号を前記第１のゲート手段に選択的に導通す
るための第１のマルチプレクサ手段とを含む、特許請求
の範囲第５項に記載の乗算器アレイ。
（７）前記第２の算術論理ユニットが、前記ＳＩＧＮ＿
ＩＮ信号と、前記第１のマルチプレクサ手段によって選
択的に導通された前記信号と、第３の信号とに応答し、
前記ガードおよびサイン信号を発生するための第２のゲ
ート手段と、前記最上位の被乗数ビット位置を表わす信
号と２進のＺＥＲＯに応答する信号を受取り、前記複数
個の制御信号に応答し、前記最上位の被乗数ビット位置
を表わす前記信号かまたは、前記最上位の被乗数ビット
位置の補数を表わす信号か、または前記第３の信号であ
るＺＥＲＯに対応する信号を前記第２のゲート手段に選
択的に導通するための第２のマルチプレクサ手段とを含
む、特許請求の範囲第６項に記載の乗算器アレイ。
（８）複数ビットの被乗数ワードと複数ビットの乗数ワ
ードをサイクル的に処理し、そしてそこから複数ビット
の中間の和および桁上げワードを発生する、外部のクロ
ック信号に応答する乗算器アレイであって、前記アレイ
の各行は：前記被乗数ワードと、前記乗数ワードの予め定められた
ビット位置と、次に先行の「中間の和および桁上げワー
ド」を表わす信号に応答し、現在の「中間の和および桁
上げ」ワードの第１の部分を発生するための第１の組合
わせ手段と；さらに前記被乗数および乗数ワードの予め
定められたビット位置と次に先行する行の前記組合わせ
手段によって発生される「サイン」信号を表わす信号と
に応答し、前記現在の中間の和および桁上げワードの第
２の部分を発生するための第２の組合わせ手段とを含む
、乗算器アレイ。
（９）各行が前記乗数ワードの前記予め定められたビッ
ト位置に応答し、そこから複数個の制御信号を発生する
ための論理手段をさらに含み、前記行の中の前記第１お
よび第２の組合わせ手段が前記制御信号に応答して前記
被乗数ビット位置の選択可能なものから前記中間の和お
よび桁上げワードのそれぞれ、前記第１および前記第２
の部分の各ビット位置を発生する、特許請求の範囲第８
項に記載の乗算器アレイ。
（１０）前記第２の組合わせ手段が前記被乗数ワードの
２つの最上位のビット位置に応答し、前記第２の組合わ
せ手段が：前記２つの最上位の被乗数ビット位置と、先行の行の前
記第２の組合わせ手段によって発生された前記サイン信
号（ＳＩＧＮ＿ＩＮ）とに応答し、前記和信号を発生す
るための第１の算術論理ユニット手段と；さらに前記最上位の被乗数ビット位置と、前記ＳＩＧＮ＿ＩＮ
信号とに応答し、前記ガードおよびサイン信号を発生す
るための第２の算術論理ユニット手段とを含む、特許請
求の範囲第９項に記載の乗算器アレイ。
（１１）前記第１の算術論理ユニットが前記ＳＩＧＮ＿
ＩＮ信号と第２の信号に応答し、前記和信号を発生する
ための第１のゲート手段と、前記２つの最上位の被乗数
ビット位置を表わす信号と２進のＺＥＲＯに対応する信
号を受取り、前記複数個の制御信号に応答し、前記最上
位の被乗数ビット位置を表わす前記信号の１つかまたは
、前記最上位の被乗数ビット位置の補数を表わす前記信
号の１つかまたは、前記第２の信号であるＺＥＲＯに対
応する前記信号を前記第１のゲート手段に選択的に導通
するための第１のマルチプレクサ手段とを含む、特許請
求の範囲第１０項に記載の乗算器アレイ。
（１２）前記第２の算術論理ユニットが、前記ＳＩＧＮ
＿ＩＮ信号と、前記第１のマルチプレクサ手段によって
選択的に導伝される前記信号と、第３の信号とに応答し
、前記ガードおよびサイン信号を発生するための第２の
ゲート手段と、前記最上位の被乗数ビット位置を表わす
信号と２進のＺＥＲＯに応答する信号を受取り、前記複
数個の制御信号に応答し、前記最上位の被乗数ビット位
置を表わす前記信号かまたは、前記最上位の被乗数ビッ
ト位置の補数を表わす信号か、前記第３の信号であるＺ
ＥＲＯに対応する前記信号を前記第２のゲート手段に選
択的に導伝するための第２のマルチプレクサ手段とを含
む、特許請求の範囲第１１項に記載の乗算器アレイ。