JPS6347847A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6347847A JPS6347847A JP61191365A JP19136586A JPS6347847A JP S6347847 A JPS6347847 A JP S6347847A JP 61191365 A JP61191365 A JP 61191365A JP 19136586 A JP19136586 A JP 19136586A JP S6347847 A JPS6347847 A JP S6347847A
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- JP
- Japan
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- main memory
- address
- virtual
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- computer
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に仮想計算機の実現に
際しての主記憶装置のアドレスの生成技術に関する。
際しての主記憶装置のアドレスの生成技術に関する。
一般に、仮想計算機の実現に際しては仮想計算機の主記
憶装置として実計算機の主記憶装置の一部が割り当てら
れている。第２図にメモリマツプの一例を示す。第２図
において実計算機のメモリアドレスは０〜１６７７７２
１５番地まであるが、その一部すなわち１２５８２９１
２ Ｎ１６７７７２１５番地に仮想計算機の主記憶が割
当てられている。そして仮想計算機上では上記範囲の主
記憶に対し０〜４１９４３０３番地のアドレスを付与し
ている。 このため仮想計算機の主記憶アドレスと、対
応する実計算機上の主記憶アドレスとの間には一定の差
があるため、仮想計算機の主記憶アドレスに一定値を加
算することによって実計算機上の主記憶アドレスへの変
換を行なう必要がある。
憶装置として実計算機の主記憶装置の一部が割り当てら
れている。第２図にメモリマツプの一例を示す。第２図
において実計算機のメモリアドレスは０〜１６７７７２
１５番地まであるが、その一部すなわち１２５８２９１
２ Ｎ１６７７７２１５番地に仮想計算機の主記憶が割
当てられている。そして仮想計算機上では上記範囲の主
記憶に対し０〜４１９４３０３番地のアドレスを付与し
ている。 このため仮想計算機の主記憶アドレスと、対
応する実計算機上の主記憶アドレスとの間には一定の差
があるため、仮想計算機の主記憶アドレスに一定値を加
算することによって実計算機上の主記憶アドレスへの変
換を行なう必要がある。
従来の情報処理装置ではこの加算を自動的に行なう仮想
主記憶空間変換手段を備えることによって仮想計算機上
で実行される処理が仮想計算機であるか否かを意識する
必要がない様に構成されていた。第３図に示す仮想主記
憶空間変換部３４がそれである。仮想計算機の主記憶ア
ドレスを実計算機の主記憶アドレスに変換する時に加算
値を仮想主記憶ペースレジスタ３３に設定し主記憶アド
レスレジスタ３１に設定された仮想計算機上の主記憶ア
ドレスとこの加算値とを加算器３２により自動的に加算
することによりこの加算は仮想計算機から意識する必要
のない様になっていた。
主記憶空間変換手段を備えることによって仮想計算機上
で実行される処理が仮想計算機であるか否かを意識する
必要がない様に構成されていた。第３図に示す仮想主記
憶空間変換部３４がそれである。仮想計算機の主記憶ア
ドレスを実計算機の主記憶アドレスに変換する時に加算
値を仮想主記憶ペースレジスタ３３に設定し主記憶アド
レスレジスタ３１に設定された仮想計算機上の主記憶ア
ドレスとこの加算値とを加算器３２により自動的に加算
することによりこの加算は仮想計算機から意識する必要
のない様になっていた。
上述したように従来の情報処理装置では仮想主記憶空間
変換部は仮想計算機からの主記憶装置へのアクセスのす
べてに対して仮想計算機の主記憶アドレスに仮想主記憶
ペースレジスタ３３の値が加算されてしまうなめ、実計
算機上の入出力装置等に関する情報を格納した第２図の
メモリマツプに示すハードウェア領域を仮想計算機中か
らアクセスする際には、前述の加算が行なわれる事を意
識してあらかじめ補正を行ない、加算された後に正しい
値となる様に考慮するか、またはハードウェア領域への
アクセスを行なう時には仮想主記憶ペースレジスタの値
を０に変更してアクセス終了後に再度正しい値に再設定
する必要があるため、ハードウェア領域へアクセスする
際に処理速度が低下してしまうという欠点がある。
変換部は仮想計算機からの主記憶装置へのアクセスのす
べてに対して仮想計算機の主記憶アドレスに仮想主記憶
ペースレジスタ３３の値が加算されてしまうなめ、実計
算機上の入出力装置等に関する情報を格納した第２図の
メモリマツプに示すハードウェア領域を仮想計算機中か
らアクセスする際には、前述の加算が行なわれる事を意
識してあらかじめ補正を行ない、加算された後に正しい
値となる様に考慮するか、またはハードウェア領域への
アクセスを行なう時には仮想主記憶ペースレジスタの値
を０に変更してアクセス終了後に再度正しい値に再設定
する必要があるため、ハードウェア領域へアクセスする
際に処理速度が低下してしまうという欠点がある。
本発明の情報処理装置は、仮想計算機が走行している情
報処理装置において、走行中の前記仮想計算機に割り当
てられた実計算機の主記憶装置の主記憶空間の先頭アド
レスを保持する記憶手段と、前記実計算機の主記憶装置
の特定領域を前記仮想計算機がアクセスすることを表示
する表示手段と、前記仮想計算機システム上で行なわれ
る主記憶装置へのアクセスに使用されるアドレスと前記
記憶手段とを入力とし前記表示手段が前記特定領域への
アクセスに示すときには両者を加算せずに前記主記憶装
置へのアクセスに使用されるアドレスをそのまま出力し
それ以外のときには加算して出力する演算手段とを含ん
で構成される。
報処理装置において、走行中の前記仮想計算機に割り当
てられた実計算機の主記憶装置の主記憶空間の先頭アド
レスを保持する記憶手段と、前記実計算機の主記憶装置
の特定領域を前記仮想計算機がアクセスすることを表示
する表示手段と、前記仮想計算機システム上で行なわれ
る主記憶装置へのアクセスに使用されるアドレスと前記
記憶手段とを入力とし前記表示手段が前記特定領域への
アクセスに示すときには両者を加算せずに前記主記憶装
置へのアクセスに使用されるアドレスをそのまま出力し
それ以外のときには加算して出力する演算手段とを含ん
で構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。仮想主記憶空間変換部１０は演算器２と仮想主記憶
ペースレジスタ３とから成っている。
る。仮想主記憶空間変換部１０は演算器２と仮想主記憶
ペースレジスタ３とから成っている。
演算器２は２組の入力を持ち、一方には主記憶アドレス
レジスタ１が、他方には仮想主記憶ペースレジスタ３が
接続されている。また演算部２は２組の入力を加算する
機能と、２組のうちの一方をそのまま出力する機能とを
有し、この機能の切替え端子には主記憶のハードウェア
領域をアクセスするアドレスが主記憶アドレスレジスタ
ｌに設定されたことを表示するフリップフロップ４の出
力が接続されている。
レジスタ１が、他方には仮想主記憶ペースレジスタ３が
接続されている。また演算部２は２組の入力を加算する
機能と、２組のうちの一方をそのまま出力する機能とを
有し、この機能の切替え端子には主記憶のハードウェア
領域をアクセスするアドレスが主記憶アドレスレジスタ
ｌに設定されたことを表示するフリップフロップ４の出
力が接続されている。
演算器２はフリップフロップ４の出力が“０”の場合、
すなわち、主記憶アドレスレジスタ１にセットされたア
ドレスがハードウェア領域をアクセスしないアドレスの
ときには２組の入力の加算を行なう。たとえば主記憶ア
ドレスレジスタ１の値が４０９６で、仮想主記憶ペース
レジスタ３の値が１２５８２９１２ （１２Ｘ１２”＝
１２Ｍ＞の場合には実計算機上の主記憶装置へのアクセ
スに使用されるアドレスは１２５８７００８となる。一
方、ハードウェア領域へのアクセスを行なう際にはフリ
ップフロップ４の出力は“１”となり、演算器２は主記
憶アドレスレジスタ１からの入力をそのまま出力し、仮
想主記憶ペースレジスタ３の値に関係なく常に実計算機
上の主記憶装置へのアクセスに使用されるアドレスは、
上述の例では４０９６となる。
すなわち、主記憶アドレスレジスタ１にセットされたア
ドレスがハードウェア領域をアクセスしないアドレスの
ときには２組の入力の加算を行なう。たとえば主記憶ア
ドレスレジスタ１の値が４０９６で、仮想主記憶ペース
レジスタ３の値が１２５８２９１２ （１２Ｘ１２”＝
１２Ｍ＞の場合には実計算機上の主記憶装置へのアクセ
スに使用されるアドレスは１２５８７００８となる。一
方、ハードウェア領域へのアクセスを行なう際にはフリ
ップフロップ４の出力は“１”となり、演算器２は主記
憶アドレスレジスタ１からの入力をそのまま出力し、仮
想主記憶ペースレジスタ３の値に関係なく常に実計算機
上の主記憶装置へのアクセスに使用されるアドレスは、
上述の例では４０９６となる。
以上説明したように本発明には、実計算機の主記憶の特
定領域に仮想計算機がアクセスするときには演算器に供
給される２つの入力のうちの一方の入力のみを出力する
ことにより従来に比しアクセス時間を短縮できるという
効果がある。
定領域に仮想計算機がアクセスするときには演算器に供
給される２つの入力のうちの一方の入力のみを出力する
ことにより従来に比しアクセス時間を短縮できるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
仮想計算機における主記憶アドレスと実計算機における
主記憶アドレスとの対応を示すメモリマツプ図、第３図
は従来例のブロック図であ 。 る。 １．３１・・・主記憶アドレスレジスタ、２・・・演算
器、３．３３・・・仮想主記憶ペースレジスタ、４・・
・フリップフロップ、１０．３４・・・仮想主記憶空間
変換部、３２・・・加算器。 代理人 弁理士 内 原 ゛晋↓ 第１図 第２図 第３図
仮想計算機における主記憶アドレスと実計算機における
主記憶アドレスとの対応を示すメモリマツプ図、第３図
は従来例のブロック図であ 。 る。 １．３１・・・主記憶アドレスレジスタ、２・・・演算
器、３．３３・・・仮想主記憶ペースレジスタ、４・・
・フリップフロップ、１０．３４・・・仮想主記憶空間
変換部、３２・・・加算器。 代理人 弁理士 内 原 ゛晋↓ 第１図 第２図 第３図
Claims (1)
- 仮想計算機が走行している情報処理装置において、走行
中の前記仮想計算機に割り当てられた実計算機の主記憶
装置の主記憶空間の先頭アドレスを保持する記憶手段と
、前記実計算機の主記憶装置の特定領域を前記仮想計算
機がアクセスすることを表示する表示手段と、前記仮想
計算機システム上で行なわれる主記憶装置へのアクセス
に使用されるアドレスと前記記憶手段とを入力とし前記
表示手段が前記特定領域へのアクセスに示すときには両
者を加算せずに前記主記憶装置へのアクセスに使用され
るアドレスをそのまま出力しそれ以外のときには加算し
て出力する演算手段とを含むことを特徴とする情報処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191365A JPS6347847A (ja) | 1986-08-15 | 1986-08-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191365A JPS6347847A (ja) | 1986-08-15 | 1986-08-15 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347847A true JPS6347847A (ja) | 1988-02-29 |
Family
ID=16273367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191365A Pending JPS6347847A (ja) | 1986-08-15 | 1986-08-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347847A (ja) |
-
1986
- 1986-08-15 JP JP61191365A patent/JPS6347847A/ja active Pending
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