JPS62237531A - 時分割プログラム出力方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 命令が格納されている複数の記憶回路及び、この記憶回
路夫々に対しプログラムカウンタを有し、該記憶回路の
出力を時分割にて選択することで、ハードウェアが簡単
で安価な時分割プログラム出力方式を構成したものであ
る。

〔産業上の利用分野〕

本発明は、端末側の信号処理と、網側の信号処理を交互
に行なっている宅内回線終端装置（ＤＳＵ）等の如く、
電子計算機で、略同じ長さの複数のプログラムを時分割
で実行する場合の時分割プログラム出力方式の改良に関
する。

上記時分割プログラム出力方式としては、ハードウェア
が簡単で安価に構成出来ることが望ましい。

〔従来の技術〕

略同じ長さの複数のプログラムを時分割で実行する場合
の時分割プログラム出力方式としては、割り込み処理に
より実行する方式があるが、処理が複雑になる。そこで
、従来は第４図に示す方式％式％ 例えば、記憶回路のアドレスが２″必要なプログラムが
ｍ個ある場合で説明すると、ｍ個のプログラムをアドレ
ス数が２”Ｘｍ＝２ｔのＲＯＭＩ４に格納しておき、こ
れ等を時分割で出力するには、ｍ個の、夫々ｔビットの
、次々に実行する命令を格納している番地を出力するプ
ログラムカウンタ１０・・・１１の出力をセレクタ１３
に入力させ、このセレクタ１３には、選択信号発生回路
１２よりｍ本の信号線を用いて信号を入力し、夫々の信
号線に対応したプログラムカウンタ１０・・・１１の出
力を選択してＲＯＭ１４に入力させ、ＲＯＭ１４より、
これ等のアドレスに該当した命令を次々と出力し、命令
レジスタ１５に格納して時分割でプログラムを出力して
いる。

〔発明が解決しようとする問題点〕

しかしながら、この場合は、各プログラムを格納するＲ
ＯＭのアドレス数は２ｎであるに関わらず、プログラム
カウンタ１０・・・１１はｎより大きいｔビットにしな
ければならず、アドレス関連のバス及びその関連のハー
ドウェアが多く複雑で高価になる問題点がある。

ｃ問題点を解決するための手段〕 上記問題点は、第１図の原理ブロック図に示す如く、命
令が格納されている複数の記憶回路１１゜ｍｌと、この
記憶回路１１．ｍｌ夫々に対し、次々に実行する命令を
格納している番地を出力するプログラムカウンタｌ、ｒ
ｎと、該記憶回路１１゜ｍｌの出力を選択する選択手段
３０と、該選択手段３０にて選択させる為の選択信号を
発生する選択信号発生手段２０とよりなる本発明の時分
割プログラム出力方式により解決される。

（作用〕 本発明によれば、夫々のプログラムは各々別々のアドレ
スの数が２′の記憶回路に格納しておき、又これ等にア
ドレスを与え命令を出力させるｎビットのプログラムカ
ウンタも夫々側々に設け、選択信号発生手段２０の出力
信号により選択手段３０にて記憶回路の出力を時分割に
選択し、プログラムを出力させているので、プログラム
カウンタ１、ｍのビット数はｎでよく、アドレス関連の
バスの数はｔより小さいｎでよくその関連のハードウェ
アも小さくなるので、ハードウェアが簡単で安価となる
。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の各部のタイムチャートで（Ａ）〜（Ｉ）は第２図のａ
　ｗ　ｉ点に対応している。

図中１．２はプログラムカウンタ、２１．２２は第１図
の記憶回路１１．ｍｌに対応するＲＯＭ、２０は第１図
の選択信号発生手段２０に対応する選択信号発生回路、
３０は第１図の選択手段３０に対応するセレクタ、４０
は命令レジスタ、５０゜６０は信号線を示す。

第２図はプログラムが２個の場合の例であり、又ＲＯＭ
２１．２２のアドレス数は２″の場合である。

従ってプログラムカウンタ１，２のビット数はｎであり
、選択信号発生回路２０よりの信号線は５０．６０と２
本となる。

動作を説明すると、プログラムカウンタ１，２の出力は
第３図（Ｄ）（Ｆ）に示す如くクロックの１周期ずれて
ｎビットのアドレスを夫々ＲＯＭ２１．２２に順次出力
し、ＲＯＭ２１．２２よりはこのアドレスに対応した命
令を順次出力する。

−力選択信号発生回路２０よりは信号線５０又は６０を
介して第３図（Ｂ）（Ｃ）に示す如き信号がセレクタ３
０に入力しており、セレクタ３０ではこのＲＯＭ２１．
２２の出力を第３図（Ｈ）に示す如く選択し順次出力し
、命令レジスタ４０に記憶し、第３図（Ｉ）に示す如く
時分割でプログラムを出力する。

尚ＲＯＭが２個の場合は、信号線は１本で、これにてＯ
又は１の信号を送るようにしても勿論よい。

このようにすれば、ＲＯＭのアドレス数として２″必要
なプログラムをｍ個用い時分割で出力する場合、プログ
ラムカウンタの出力はｎビットでよくなるので、アドレ
ス関連のバス及びその関連のハードウェアが従来に比し
少なくなるので、ハードウェアが簡単になり又安価とな
る。

〔発明の効果〕

以上詳細に説明せる如く本発明によれば、電子計算機で
、複数のプログラムを時分割で実行する場合の時分割プ
ログラム出力方式を、ハードウェアが簡単で安価にする
ことが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の各部のタイムチャート、第４図は従来例のブロック図
である。 図において、 １．２．ｍ、１０．１１はプログラムカウンタ、１１、
ｍｌは記憶回路、 １４．２１．２２はＲＯＭ。 ３０は選択手段又はセレクタ、 １５．４０は命令レジスタ、 １２．２０は選択信号発生回路または選択信号発生手段
、 ５０．６０は信号線を示す。 クロック

Claims (1)

1. 【特許請求の範囲】 命令が格納されている複数の記憶回路（１１、ｍ１）と
   、 この記憶回路（１１、ｍ１）夫々に対し、次々に実行す
   る命令を格納している番地を出力するプログラムカウン
   タ（１、ｍ）と、 該記憶回路（１１、ｍ１）の出力を選択する選択手段（
   ３０）と、 該選択手段（３０）にて選択させる為の選択信号を発生
   する選択信号発生手段（２０）とよりなることを特徴と
   する時分割プログラム出力方式。