JPS61138305A - シ−ケンス制御回路 - Google Patents
シ−ケンス制御回路Info
- Publication number
- JPS61138305A JPS61138305A JP26057284A JP26057284A JPS61138305A JP S61138305 A JPS61138305 A JP S61138305A JP 26057284 A JP26057284 A JP 26057284A JP 26057284 A JP26057284 A JP 26057284A JP S61138305 A JPS61138305 A JP S61138305A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- register
- selection
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/045—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using logic state machines, consisting only of a memory or a programmable logic device containing the logic for the controlled machine and in which the state of its outputs is dependent on the state of its inputs or part of its own output states, e.g. binary decision controllers, finite state controllers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、内部の遷移状態と外部条件を表わす状態とに
基づいて制御信号を出力するシーケンス制御回路に関す
る。
基づいて制御信号を出力するシーケンス制御回路に関す
る。
シーケンス制御回路では、遷移状態を有し、各々の遷移
状態で複数の外部条件の状態を判断し、複数の制御信号
を出力する必要がある場合が多い。
状態で複数の外部条件の状態を判断し、複数の制御信号
を出力する必要がある場合が多い。
続出専用メモリ （以下、ＲＯＭという。）を利用した
シーケンス制御回路は、回路が簡単でありＲＯＭのプロ
グラムにより出力を決定できるので、このような用途に
適合した汎用性のある回路として知られている。すなわ
ちＲＯＭとレジスタを組合せてＲＯＭのアドレス入力に
外部条件を表す信号と内部の状態に対応する番号信号と
を入力し、外部条件および内部状態に対応する番地にあ
らかじめ書込まれている出力信号用データおよび次に遷
移すべき番号信号を読み出し、この番号信号をレジスタ
を介して、前記ＲＯＭのアドレス入力の一部にフィード
バックすることで逐次内部状態を制御しながら外部条件
を判断し、必要な制御信号を出力するものである。
シーケンス制御回路は、回路が簡単でありＲＯＭのプロ
グラムにより出力を決定できるので、このような用途に
適合した汎用性のある回路として知られている。すなわ
ちＲＯＭとレジスタを組合せてＲＯＭのアドレス入力に
外部条件を表す信号と内部の状態に対応する番号信号と
を入力し、外部条件および内部状態に対応する番地にあ
らかじめ書込まれている出力信号用データおよび次に遷
移すべき番号信号を読み出し、この番号信号をレジスタ
を介して、前記ＲＯＭのアドレス入力の一部にフィード
バックすることで逐次内部状態を制御しながら外部条件
を判断し、必要な制御信号を出力するものである。
しかし、このような従来例シーケンス制御回路では、出
力シーケンス信号の数と内部状態数はＲＯＭのデータ出
力本数によって制限される。例えばＲＯＭの出力をｐビ
ットとすると、２９個の内部状態を持つには、ｑビット
で状態番号を表す必要があるので出力信号用として（ｐ
−ｑ）ビットが利用できる。
力シーケンス信号の数と内部状態数はＲＯＭのデータ出
力本数によって制限される。例えばＲＯＭの出力をｐビ
ットとすると、２９個の内部状態を持つには、ｑビット
で状態番号を表す必要があるので出力信号用として（ｐ
−ｑ）ビットが利用できる。
この出力信号を増やすには第３図に示すように並列にＲ
ＯＭを追加してＲＯＭの出力本数を増やすことができる
が、ＲＯＭのプログラム数が増大する欠点があった。
ＯＭを追加してＲＯＭの出力本数を増やすことができる
が、ＲＯＭのプログラム数が増大する欠点があった。
本発明はこのような欠点を除去するもので、ＲＯＭの数
を増やすことなく出力数を増すことのできるシーケンス
制御回路を提供することを目的とする。
を増やすことなく出力数を増すことのできるシーケンス
制御回路を提供することを目的とする。
本発明は、外部条件を表す条件信号が入力する第一の端
子と、遷移する内部状態を表すシーケンス信号を一時記
憶し、このシーケンス信号に対応する番号信号の入力に
基づきこのシーケンス信号を出力する第一のレジスタと
、クロック信号を入力する第二の端子と、制御信号を出
力する第三の端子とを備えたシーケンス制御回路で、前
述の問題点を解決するための手段として、Ｘビット（Ｘ
は自然数）の選択信号および上記番号信号を記憶し、上
記条件信号および上記シーケンス信号をアドレス入力と
する第一の記憶回路と、上記制御信号を記憶し、上記選
択信号および上記番号信号をアドレス入力とする第二の
記憶回路と、上記選択信号および上記クロック信号に基
づいてν個の選択クロック信号を生成する選択回路と、
上記第二の記憶回路の出力する選択信号を一時記憶し、
上記選択クロック信号に基づきその制御信号を出力する
第二のレジスタ（４〜７）とを備えたことを特徴とする
。
子と、遷移する内部状態を表すシーケンス信号を一時記
憶し、このシーケンス信号に対応する番号信号の入力に
基づきこのシーケンス信号を出力する第一のレジスタと
、クロック信号を入力する第二の端子と、制御信号を出
力する第三の端子とを備えたシーケンス制御回路で、前
述の問題点を解決するための手段として、Ｘビット（Ｘ
は自然数）の選択信号および上記番号信号を記憶し、上
記条件信号および上記シーケンス信号をアドレス入力と
する第一の記憶回路と、上記制御信号を記憶し、上記選
択信号および上記番号信号をアドレス入力とする第二の
記憶回路と、上記選択信号および上記クロック信号に基
づいてν個の選択クロック信号を生成する選択回路と、
上記第二の記憶回路の出力する選択信号を一時記憶し、
上記選択クロック信号に基づきその制御信号を出力する
第二のレジスタ（４〜７）とを備えたことを特徴とする
。
第一の記憶回路（１）には選択信号および番号信号が格
納され、第二の記憶回路（２）には制御信号が格納され
ている。また、第一のレジスタ（３）にはシーケンス信
号が一時記憶されている。
納され、第二の記憶回路（２）には制御信号が格納され
ている。また、第一のレジスタ（３）にはシーケンス信
号が一時記憶されている。
第一の端子（５１）から入力する条件信号と第一のレジ
スタ（３）からのシーケンス信号をアドレス信号として
第一の記憶回路（１）に格納されている選択信号および
番号信号が読出される。
スタ（３）からのシーケンス信号をアドレス信号として
第一の記憶回路（１）に格納されている選択信号および
番号信号が読出される。
この選択信号と番号信号をアドレス信号として第二の記
憶回路（２）に格納されている制御信号が、選択回路（
８）の出力する選択クロック信号に基づいて第三の端子
（５３）を介して出力される。
憶回路（２）に格納されている制御信号が、選択回路（
８）の出力する選択クロック信号に基づいて第三の端子
（５３）を介して出力される。
一方、第一の記憶回路（１）から読出された番号信号に
基づき次のクロック信号に同期して次のシーケンスが読
出される。
基づき次のクロック信号に同期して次のシーケンスが読
出される。
以下、本発明実施回路を図面に基づいて説明する。
第１図はこの実施例回路の構成を示すブロック構成図で
あり、第２図はこの実施例回路の動作を示すタイムチャ
ートである。第２図に示される番号符号は第１図に示さ
れる番号符号に対応する。
あり、第２図はこの実施例回路の動作を示すタイムチャ
ートである。第２図に示される番号符号は第１図に示さ
れる番号符号に対応する。
次に、この実施例回路の構成を第１図に基づいて説明す
る。この実施例回路はＲＯＭＩおよび２と、レジスタ３
〜７と、選択回路８と、外部条件入力端子５１と、クロ
ック入力端子５２と、制御信号出力端子５３とを備える
。
る。この実施例回路はＲＯＭＩおよび２と、レジスタ３
〜７と、選択回路８と、外部条件入力端子５１と、クロ
ック入力端子５２と、制御信号出力端子５３とを備える
。
ＲＯＭＩのアドレス入力には外部条件入力端子５１を介
して入力する外部条件を表す条件信号９と、内部の状態
を表すシーケンス信号１２とを入力して状態番号を表す
番号信号１０および選択信号１１を出力する。また、レ
ジスタ３には番号信号１０が入力され、クロック入力端
子５２を介して入力するクロック信号２２に基づいてサ
ンプリングされ、シーケンス信号１２が出力される。Ｒ
ＯＭ２にはＲＯＭＩの出力である番号信号１０および選
択信号１１が入力され、選択信号１１により回路出力信
号１８〜２１のいずれの信号であるかが判断され、番号
信号１０に応じたＲＯＭ出力信号１３が出力される。選
択回路８には、選択信号１１とクロック信号２２が入力
され、ここで選択信号１１に応じてクロック信号と同期
した各選択クロック信号１４〜１７のいずれかが生成さ
れる。
して入力する外部条件を表す条件信号９と、内部の状態
を表すシーケンス信号１２とを入力して状態番号を表す
番号信号１０および選択信号１１を出力する。また、レ
ジスタ３には番号信号１０が入力され、クロック入力端
子５２を介して入力するクロック信号２２に基づいてサ
ンプリングされ、シーケンス信号１２が出力される。Ｒ
ＯＭ２にはＲＯＭＩの出力である番号信号１０および選
択信号１１が入力され、選択信号１１により回路出力信
号１８〜２１のいずれの信号であるかが判断され、番号
信号１０に応じたＲＯＭ出力信号１３が出力される。選
択回路８には、選択信号１１とクロック信号２２が入力
され、ここで選択信号１１に応じてクロック信号と同期
した各選択クロック信号１４〜１７のいずれかが生成さ
れる。
レジスタ４〜７にはＲＯＭ２のＲＯＭ出力端子１３およ
び選択クロック信号１４〜１７が入力し、選択クロック
信号が入力されたレジスタからＲＯＭ２のＲＯＭ出力信
号１３がサンプリングされて回路出力信号１８〜２１が
制御信号出力端子５３−１〜５３−４を介して出力され
る。
び選択クロック信号１４〜１７が入力し、選択クロック
信号が入力されたレジスタからＲＯＭ２のＲＯＭ出力信
号１３がサンプリングされて回路出力信号１８〜２１が
制御信号出力端子５３−１〜５３−４を介して出力され
る。
次に、この実施例回路の動作を第２図に基づいて説明す
る。この実施例回路では、選択信号１１が「００」のと
きにレジスタ４が選ばれ、「０１」のときにレジスタ５
が選ばれ、「０１」のときにレジスタ６が選ばれ、「１
１」のときにレジスタ７が選ばれている。また、初期状
態では条件信号９かに１番号信号１０がａであり、レジ
スタ４〜７からの回路出力信号がそれぞれＡ、Ｂ、Ｃ，
Ｄになっている。
る。この実施例回路では、選択信号１１が「００」のと
きにレジスタ４が選ばれ、「０１」のときにレジスタ５
が選ばれ、「０１」のときにレジスタ６が選ばれ、「１
１」のときにレジスタ７が選ばれている。また、初期状
態では条件信号９かに１番号信号１０がａであり、レジ
スタ４〜７からの回路出力信号がそれぞれＡ、Ｂ、Ｃ，
Ｄになっている。
さて、条件信号９がｋからｌに変わると、選択信号１１
がｒｏｌｌ、番号信号「１０」がｅに変わり、ＲＯＭ２
のＲＯＭ出力信号１３がＥになる。ここで選択信号１１
が「０１」であるので、ＲＯＭ出力信号１３はレジスタ
５でサンプリングされ、レジスタ５の回路出力信号１９
がＥに変わる。また、このサンプリングのタイミングは
レジスタ３で番号信号１０がサンプリングされるタイミ
ングと同じである。
がｒｏｌｌ、番号信号「１０」がｅに変わり、ＲＯＭ２
のＲＯＭ出力信号１３がＥになる。ここで選択信号１１
が「０１」であるので、ＲＯＭ出力信号１３はレジスタ
５でサンプリングされ、レジスタ５の回路出力信号１９
がＥに変わる。また、このサンプリングのタイミングは
レジスタ３で番号信号１０がサンプリングされるタイミ
ングと同じである。
以下、条件信号９がｍ、ｎ、ｏに変化するのにしたがっ
て回路出力信号２０、回路出力信号１９、回路出力信号
２１の順に変化して、結果としては各回路出力信号１４
〜１７はＡ、Ｇ、Ｆ、Ｈになる。
て回路出力信号２０、回路出力信号１９、回路出力信号
２１の順に変化して、結果としては各回路出力信号１４
〜１７はＡ、Ｇ、Ｆ、Ｈになる。
本発明は以上説明したように、２個のＲＯＭとはＸ本の
選択信号、２ｘ個のレジスタおよび選択回路によってプ
ログラムするＲＯＭの数を増やすことなくシーケンス選
択回路の出力を２ｘ倍に増やすことができる効果がある
。
選択信号、２ｘ個のレジスタおよび選択回路によってプ
ログラムするＲＯＭの数を増やすことなくシーケンス選
択回路の出力を２ｘ倍に増やすことができる効果がある
。
第１図は本発明実施例回路の構成を示すブロック構成図
。 第２図は本発明実施例回路の動作を示すタイムチャート
。 第３図は従来例回路の構成を示すブロック構成図。 １．２．３０．３１・・・ＲＯＭ、３〜７．３３・・・
レジスタ、８・・・選択回路、９．３５・・・外部条件
信号、１ｏ・・・番号信号、１１・・・選択信号、１２
・・・シーケンス信号、１３・・・ＲＯＭ出力信号、１
４〜１７・・・選択クロック信号、１８〜２１．３４・
・・回路出力信号、２２．３６・・・クロック信号、５
１．５５・・・外部条件入力端子、５２．５６・・・ク
ロ・ツク入力端子、５３．５７・・・制御信号出力端子
。
。 第２図は本発明実施例回路の動作を示すタイムチャート
。 第３図は従来例回路の構成を示すブロック構成図。 １．２．３０．３１・・・ＲＯＭ、３〜７．３３・・・
レジスタ、８・・・選択回路、９．３５・・・外部条件
信号、１ｏ・・・番号信号、１１・・・選択信号、１２
・・・シーケンス信号、１３・・・ＲＯＭ出力信号、１
４〜１７・・・選択クロック信号、１８〜２１．３４・
・・回路出力信号、２２．３６・・・クロック信号、５
１．５５・・・外部条件入力端子、５２．５６・・・ク
ロ・ツク入力端子、５３．５７・・・制御信号出力端子
。
Claims (1)
- （１）外部条件を表す条件信号が入力する第一の端子（
５１）と、 遷移する内部状態を表すシーケンス信号を一時記憶し、
このシーケンス信号に対応する番号信号の入力に基づき
このシーケンス信号を出力する第一のレジスタ（３）と
、 クロック信号を入力する第二の端子（５２）と、制御信
号を出力する第三の端子（５３）と を備えたシーケンス制御回路において、 ｘビット（ｘは自然数）の選択信号および上記番号信号
を記憶し、上記条件信号および上記シーケンス信号をア
ドレス入力とする第一の記憶回路（１）と、 上記制御信号を記憶し、上記選択信号および上記番号信
号をアドレス入力とする第二の記憶回路（２）と、 上記選択信号および上記クロック信号に基づいて２＾ｘ
個の選択クロック信号を生成する選択回路（８）と、 上記第二の記憶回路の出力する制御信号を一時記憶し、
上記選択クロック信号に基づきその制御信号を出力する
第二のレジスタ（４〜７）とを備えたことを特徴とする
シーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26057284A JPS61138305A (ja) | 1984-12-10 | 1984-12-10 | シ−ケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26057284A JPS61138305A (ja) | 1984-12-10 | 1984-12-10 | シ−ケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61138305A true JPS61138305A (ja) | 1986-06-25 |
Family
ID=17349811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26057284A Pending JPS61138305A (ja) | 1984-12-10 | 1984-12-10 | シ−ケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61138305A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2775142A1 (fr) * | 1998-02-19 | 1999-08-20 | Sgs Thomson Microelectronics | Machines d'etats pour circuit integre fonctionnant a frequence elevee |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132385A (en) * | 1976-03-30 | 1976-11-17 | Toyoda Mach Works Ltd | Sequence controller |
| JPS5541502A (en) * | 1978-09-18 | 1980-03-24 | Tokyo Electric Co Ltd | Sequence controller |
| JPS5567803A (en) * | 1978-11-14 | 1980-05-22 | Nec Corp | Programmable control circuit |
| JPS55154606A (en) * | 1979-05-21 | 1980-12-02 | Omron Tateisi Electronics Co | Input fetch system for sequence controller |
-
1984
- 1984-12-10 JP JP26057284A patent/JPS61138305A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132385A (en) * | 1976-03-30 | 1976-11-17 | Toyoda Mach Works Ltd | Sequence controller |
| JPS5541502A (en) * | 1978-09-18 | 1980-03-24 | Tokyo Electric Co Ltd | Sequence controller |
| JPS5567803A (en) * | 1978-11-14 | 1980-05-22 | Nec Corp | Programmable control circuit |
| JPS55154606A (en) * | 1979-05-21 | 1980-12-02 | Omron Tateisi Electronics Co | Input fetch system for sequence controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2775142A1 (fr) * | 1998-02-19 | 1999-08-20 | Sgs Thomson Microelectronics | Machines d'etats pour circuit integre fonctionnant a frequence elevee |
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