JPH02227729A

JPH02227729A - 信号処理装置

Info

Publication number: JPH02227729A
Application number: JP4782989A
Authority: JP
Inventors: Kazuhide Kawada; 河田　和秀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-09-10
Anticipated expiration: 2011-11-20
Also published as: JP2555882B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、信号処理装置に関する。より詳細には、特に
、定期的に入力されるデータを処理しその処理の合間に
処理内容を変化させることが可能な信号処理装置に関す
る。

従来の技術信号処理装置のうち、特にデジタル信号処理装置Ｄ　Ｓ
　Ｐ　（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓ
ｓｏｒ）は、定期的に入力されるデータを処理し、その
処理の合間に処理内容を変化させる機能を要求される。

例えば、アナログの音声信号をデジタル信号に変換して
、さらにデジタル的に処理する場合、通常は、まず所定
の標本化周波数（ｆ　ｓ）によりアナログ信号が量子化
され、デジタル信号に変換される。こうして変換された
デジタル信号は、アナログ信号と異なり、時系列的には
離散的な値を持つ。つまり、デジタル信号は、標本化周
波数の周期でしか発生しない。このデジタル信号をＤＳ
Ｐで処理する場合、標本化周波数の周期にデジタル信号
を入力し、次の周期が来る前に処理を完了すればよい。

この様なデジタル信号処理においては、処理を中断させ
ることなく処理内容を変更を要求されることがよくある
。例えば、音響器材等に用いられるＤＳＰは、しばしば
音声信号にフィルタ処理を加えるのに用いられる。この
場合、フィルタの特性を変化させることで音質の調整を
行う。フィルタの特性の変化は、処理内容、具体的には
、フィルタ演算の係数を変化させることで実現している
。

上記のようにフィルタの特性を変化させる場合、変化の
度に処理が中断し、音声が途切れないように行わなけれ
ばならない。

従来のＤＳＰでは、上述のような処理内容の変更を実現
するに、異なる処理内容のプログラムを記憶したＲＯＭ
を複数具備し、標本化周波数の周期に同期して瞬時に切
り換えていた。また、プログラムを格納するＲＡＭを２
組具備し、まず、方のＲＡＭにプログラムを書き込んで
それを実行させ、その間に他方のＲＡＭに異なるプログ
ラムを書き込み、やはり標本化周波数の周期に同期して
瞬時に切り換えることが行われていた。

発明が解決しようとする課題上記従来のＤＳＰの内、異なるプログラムを記憶した複
数のＲＯＭを具備し、切り換える方式のものでは、ＲＯ
Ｍの容量によって可能な処理の種類が決まってしまうと
いう欠点がある。

また、プログラムを格納するＲＡＭを２組具備し、それ
ぞれにプログラムを書き込み、切り換えて使用するもの
では、処理内容は任意にＲＡＭへ書き込めるため可能な
処理の種類に制限はない。

しかしながら、ＬＳＩ化する場合、一般にＲＯＭの１０
倍以上の面積を占めるＲＡＭを２組も具備すると、チッ
プ面積の増大を招き、コストが増大するという欠点があ
る。

そこで本発明の目的は、上記従来技術の問題点を解決し
た、実行可能な処理の種類に制限のない、小さいチップ
面積で低コストの信号処理装置を提供することにある。

課題を解決するための手段本発明に従うと、入力された信号を、読み出し書き込み
可能なメモリに格納されている命令に従い処理して出力
する信号処理装置において、命令サイクルを決定するパ
ルスを出力するタイミング発生器と、外部からリセット
信号を入力するリセット入力手段と、前記タイミング発
生器の出力するパルスごとに前記メモリの読み出し書き
込みを行うアドレスを指定するアドレス指定手段と、前
記メモリに接続され特定の命令が前記メモリから読み出
されると信号を発するデコーダと、該デコーダの出力で
セットされ、前記リセット信号でリセットされるＲＳ型
フリップフロップと、外部から入力されたアドレス情報
を保持する第１の記憶手段と、外部から入力された命令
情報を保持し、前記メモリへ出力する第２の記憶手段と
、前記第１および第２の記憶手段に外部から情報が書き
込まれたことを検知する検知手段と、前記ＲＳ型フリッ
プフロップの出力と前記通知手段の出力とを入力として
、前記メモリに対して書き込み信号を発生する論理積手
段とを具備し、前記アドレス指定手段は前記論理積手段
の出力により、前記第１の記憶手段に保持されているア
ドレスを指定することを特徴とする信号処理装置が提供
される。

作用本発明の信号処理装置は、特定の命令が実行された場合
にのみ、メモリ中のプログラムを書き換える。従って、
一連の処理が終了したときに、この命令を実行させるこ
とにより、出力を中断させることなくプロクラムの書き
換えが可能となる。

また、本発明の信号処理装置は、メモリを１組しか必要
としないため、チップ面積が小さく、コストも低減でき
る。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例１第１図に、本発明の信号処理装置の一実施例のプロンク
ダイアダラムを示す。第１図の信号処理装置は、演算装
置１３がＲＡＭＩに保持されている命令コードに従い、
データ入力端子１５から入力されたデータを処理し、そ
の結果をデータ出力端子１６から出力するものである。

シフトレジスタ５は（ｎ＋ｍ、）ビット構成で、ＲＡＭ
１に保持されている命令コードを書き換える場合にシリ
アルデータ端子１０からデータが入力される。シフトレ
ジスタ５の上位ｎビットの並列出力は、アドレスバス１
１へ接続され、下位ｍビットの並列出力は、ｍビット巾
の命令バス１２へ接続されている。

カウンタ４は、リード／ライトするＲ、ＡＭｌのアドレ
スを指定し、カウンタ４のロードデータ入力には、アド
レスバス１１が接続され、出力１４はＲＡＭＩのアドレ
ス選択入力に接続され、データロード入力（ＬＤ）には
ＡＮＤゲート７の出力が接続されている。また、カウン
タ４のトグルイネーブル入力（ＴＥ：負論理）、シフト
レジスタ５の出力ゲート入力ＧおよびＡＮＤゲート７の
片方の入力には、Ｒ−Ｓフリップフロップ（以下、ＲＳ
Ｆ／Ｆと記す）３の出力が接続されている。さらに、Ｒ
ＳＦ／Ｆ３、カウンタ４およびクロックカウンタ６それ
ぞれのリセット入力には、リセット端子８が接続され、
外部から入力されるリセット信号によりリセットされる
。タイミング発生器５０のタイミング信号出力は、カウ
ンタ４のクロック入力（ＣＫ）と演算装置１３のタイミ
ング入力に接続される。

カウンタ４は、ＲＳ　Ｆ／Ｆ　３の出力およびリセット
端子８が低レベルの時、タイミング発生器５０が出力す
る１命令サイクル毎のパルスに同期してその内容を更新
する。ＲＳＦ／Ｆ３の出力およびクロックカウンタ６の
キャリー信号１８が高レベルの時には、カウンタ４は、
アドレスバス１１の内容を内部に設定する。

ＲＡＭＩのデータ入出力は、命令ハス１２に接続されて
いる。また、ＲＡＭＩの書き込みおよび読み出し指定入
力（１７／Ｗ）には、ＡＮＤゲート７の出力が接続され
、ＡＮＤゲート７の出力が低レベルの時は、カウンタ４
の出力１４によって指定されたアドレスの内容を命令バ
ス１２に出力し、ＡＮＤゲート７の出力が高レベルの時
は、カウンタ４で指定されたアドレスに命令バス１２上
のデータを書き込む。

シフトクロック端子９は、クロックカウンタ６のクロッ
ク入力（ＣＫ）にも接続され、クロックカウンタ６は、
シフトクロック端子９から入力されたクロックパルスの
数をカウントし、その値がｎ＋ｍになるとキャリー出力
１８を高レベルにする。

キャリー出力１８はＡＮＤゲート７の入力に出力される
。

ＨＡ　Ｌ　Ｔ命令デコーダ２の入力は、命令バス１２に
接続されており、命令バス１２上の内容をデコードし、
ＨＡＬＴ命令のコードであれば、ＨＡ　Ｌ　Ｔ命令デコ
ーダ出力１９を高レベルにする。ＲＳＦ／Ｆ３のセット
入力には、ＨＡＬＴ命令デコーダ出力１９が接続され、
ＨＡＬＴ命令デコーダ出力１９が高レベルになるとセッ
ト（”　１　”）される。

ＲＳＦ／Ｆ３の出力は、演算装置１３の機能停止入力に
も接続され、演算装置１３は、ＲＳ　Ｆ／Ｆ　３の出力
が低レベルの時は、命令バス１２上の命令コードを解釈
し、タイミング発生器５０から出力されるパルスに同期
してデータ入力端子１５から入力されたデータに対し所
定の演算処理を行い、結果をデータ出力端子１６に出力
する。また、ＲＳ　Ｆ／Ｆ３の出力が高レベルの場合は
、命令コードの解釈および演算処理を中止する。クリア
端子５１に高レベルが加えられると、演算装置１３の内
部状態は初期化される。

上記本発明の信号処理装置において、ＲＡＭＩの任意の
番地に保持されている命令コードの書き換えは、以下の
ように行われる。シフトクロック端子９に（ｎ＋ｍ）個
のクロックパルスを印加し、それに同期して、シフトレ
ジスタ５の上位ｎビットに書き換えるＲＡＭＩのアドレ
スを、下位ｍビットに上位ｎビットで指定したアドレス
に新たに書き込む命令コードを、シリアルデータ端子１
０から直列に入力する。

予めリセット端子８に高レベルが加えられていた場合に
は、クロック端子９に（ｎ＋ｍ）個のクロックパルスが
加えられると、クロックカウンタ６のキャリー出力１８
は高レベルになる。しかし、この時に、ＲＳＦ／Ｆ３の
出力が低レベルである場合、即ち、リセット端子８を高
レベルにした後、−度もＨＡＬＴ命令が実行されていな
い場合は、ＲＡＭＩに対して書き込み動作は行われない
。この状態でＨＡＬＴ命令がＲＡＭＩから読み出される
と、ＨＡＬＴ命令デコーダ出力１９が高レベルとなり、
ＲＳＦ／Ｆ３をセットし、ＡＮＤゲート７の両方の入力
は高レベルとなる。よって、カウンタ４には、シフトレ
ジスタ５の上位ｎビットが設定され、それがＲＡＭＩへ
のアドレスとして指定される。同時に、ＲＡＭＩに対し
ては、書き込み動作がＡＮＤゲート７の出力によって指
定され、シフトレジスタ５の下位ｍビットの内容が、カ
ウンタ４で指定されたＲＡＭＩのアドレスへ書き込まれ
る。

以上のように、本発明の信号処理装置において、ＲＡＭ
Ｉに命令コードを書き込むには、シフトレジスタ５にア
ドレスと命令コードを設定し、ＨＡＬＴ命令を実行する
必要がある。

次に、上記本発明の信号処理装置を、ディジタル信号処
理に応用した場合の具体的動作を、第２図を参照して説
明する。

第２図に、第１図の信号処理装置を用いたディジタル信
号処理装置を示す。第２図に示したディジタル信号処理
装置において、入力されたアナログ信号１０５は、標本
化周波数発生器（以下ｆｓ発生器と記す）１０２の発す
るｆｓｓ号１０４でサンプリングされ、Ａ／Ｄコンバー
ク１００でディジクル信号に変換される。Ａ／Ｄコンバ
ーク１００が出力するディジクル信号は、第１図の信号
処理装置（以下ＤＳＰと記す）１７で処理され、Ｄ／Ａ
コンバーク１０１へ出力される。ＤＳＰ１７で行う処理
は、マイクロコンピュータ１０３で決定される。

ＤＳＰ１７のリセット端子８には、ｆｓｓ生器１０２の
出力が入力され、ＤＳＰ１７は、第７図に示すように、
ｆｓ信信号１０４眉ＡＭＩの“０”番地に保持されている命令から順に実行
する。

いま、ＤＳＰ１７のＲＡＭＩが、第３図に示すよう、０
番地から９９番地にＨＡＬＴ以外の命令を、１００番地
にはＨＡＬＴ命令を格納しているとする。

ＤＳＰ１７は、ｆｓｓ号１０４が出力されると０番地か
ら命令を実行し、１００番地で命令実行を停止するとい
う動作をｆｓ倍信号周期で繰り返す。なお、ここでは、
０番地から１００番地までの命令の実行に要する時間は
ｆｓｓ号１０４の周期よりも短いと仮定している。

マイクロコンピュータ１０３で、ＤＳＰ１７のＲＡＭ１
内の例えば５０番地の命令を書き換える場合、マイクロ
コンピュータ１０３により、ＤＳＰ１７のシリアルデー
タ端子１０に、上位ｎビットが“５０″で下位ｍビット
が書き換える命令コードである信号を、シフトクロック
端子９に入力するクロック・パルスに同期して入力する
。この入力動作はｆｓｓ号１０４と同期している必要は
ない。もし、入力が完了した時点でまだＨＡＬＴ命令を
実行していないのなら、ＨＡＬＴ命令が実行され次第指
定した命令コードがＤＳＰ１７のＲＡＭＩへ書き込まれ
る。また、上記の入力が完了した時点で、ＤＳＰ１７が
ＨＡＬＴ命令で停止しているのなら、すぐにＲＡＭＩへ
の書き込み動作が行われる。

上記のように、本実施例のディジタル信号処理装置では
、０番地に格納されている命令からＨＡＬＴ命令までの
一連の命令の実行時間がｆｓ倍信号周期よりも短ければ
、ＤＳＰ１７のＲＡＭＩに格納されている命令コードを
信号処理の合間に書き換えることができる。従って、実
行中の処理を中断することなくプログラムの変更を行う
ことが可能である。上記の処理の合間とは、ＨＡＬＴ命
令でプログラムの実行を停止してから次のリセント入力
信号が入力されるまでの間の期間をいう。

本実施例の装置で、」−記のようにプログラムの書き換
えを行う場合に、出力されろアナログ信号が途切れない
理由を以下に説明する。

いま、ＤＳＰ１７がＲＡＭＩの０番地から１００番地ま
での命令を実行するのに要する時間がｆｓ倍信号周期の
半分に設定されているとする。また、ＲＡＭＩのＯ番地
には、データ入力端子１５上のディジクルデータを入力
する命令が、９９番地にはデータ出力端子１６へディジ
タルデータを出力する命令が格納されているものとする
。

Ａ／Ｄコンバータ１００のアナログ入力に第８図（ａ）
の実線で示されるアナログ信号が入力された場合、まず
、（イ）点が量子化され＋１というディジクルデータに
変換され、その値がＲＡＭＩのＯ番地の命令で読み込ま
れろ。Ｒ，ＡＭｌの１番地から９８番地までの命令で、
０番地で読み込まれた値に−１を乗するという処理が行
われるとすると、９９番地では〜１という値がデータ出
力１６へ出力される。以下同様に、第８図（ａ）の（ロ
）点、（ハ）点のデータが、ＤＳＰ１７で処理されて出
力されるが、このタイミングおよびレベルを第８図（１
））に示す。第８図ら）の（イ）、（ロ）、（ハ）の各
点は、第８図（ａ）の（イ）、（ロ）、（ハ）の各点に
対応している。第８図（ｂ）の（イ）、（ロ）、（ハ）
の各点のディジタル値は、Ｄ／Ａコンバータ１０１　に
入力され、第８図ら）の実線のアナログ値で出力される
。

このように、デジタル信号処理では、すべてのアナログ
信号は、標本化周波数で時系列的に離散的な値として処
理される。

ところで、上記の場合、５０番地の命令が書き換えられ
るのは、１００番地のＨＡＬＴ命令から次のＯ番地の命
令が実行されるまでの間であり、この間は、入力信号に
対するデータ処理も、また、データの出力処理も行われ
ていない。このため、たとえＨＡＬＴ命令が実行されて
から、次のＯ番地の命令が実行されるまでの間に５０番
地の内容が書き換えられても、Ｄ／Ａコンバータ１０１
　の出力波形は、第８図（ｂ）の実線になる。従って、
本実施例の装置から出力されるアナログ信号は、途切れ
たり、変形することがない。

実施例２第４図に、本発明の信号処理装置の第２の実施例のブロ
ックダイアグラムを示す。ここで、第１図と同一のもの
については同一の参照番号を付加し、また、第１図の信
号処理装置と異なる点を中心に説明を行う。

本実施例の信号処理装置は、第１図の信号処理装置と比
較して、分岐命令が実行できる機能を付加した点が異な
る。

シフトレジスタ５は、第１図の装置と同様、入力はシリ
アルデータ端子１０に接続され、下位ｍビットの並列出
力は命令ハス１２へ接続されている。

しかしながら、シフトレジスタ５の上位ｎビットの並列
出力３３は、第１図の装置とは異なり、マルチプレキザ
３０の片方の入力に接続されている。マルヂプレキサ３
０のもう一方の入力には、命令ハス１２が接続され、分
岐命令の分岐先アドレスを表すｎビットのデータが入力
される。マルチプレキザ３０の出力は、アドレスバス１
１に接続されている。

本実施例の装置では、命令デコーダ２２は、入力に命令
バス１２が接続され、ＨΔＬＴ命令デコード出力１９は
ＲＳ　Ｆ／Ｆ　３のセット入力に接続され、分岐命令デ
コード出力３１は、ＯＲゲート３２の片方の入力に接続
されている。また、ＯＲゲート３２の他方の入力には、
ＲＳ　Ｆ／Ｆ　３の出力とクロックカウンタ６のキャリ
ー出力１８とを入力とするＡＮＤゲート７の出力が接続
される。ＡＮＤゲート７の出力は、ＲＡＭＩの書き込み
および読み出し指定入力（’Ｔ／Ｗ）にも接続される。

また、ＯＲゲート３２の出力は、カウンタ４のテ′−タ
ロード入力ＬＤに接続されている。

他の部分は、第１図の信号処理装置と同構成であるので
説明を省略する。

本実施例の装置では、命令デコーダ２２は、命令バス１
２上の命令コードをデコードし、それがＨＡＬＴ命令な
らばＨＡＬＴ命令デコード出力１９を、また、分岐命令
ならば分岐命令デコード出力３１を、それぞれ高レベル
にする。マルチプレキサ３０は、ＲＳＦ／Ｆ３の出力が
高レベルの場合はシフトレジスタ５の上位ｎビット出力
３３を選択し、アドレスバス１１へ出力する。また、Ｒ
Ｓ　Ｆ／Ｆ　３の出力が低レベルの場合は、命令バス１
２のｍビットのうち分岐命令の分岐先のアドレスのビッ
ト位置として定められているｎビットをアドレスバス１
１へ出力する。ＯＲゲート３２は、ＡＮＤゲート７の出
力が高レベルかまたは分岐命令デコード出力３１が高レ
ベルの場合に高レベルを出力する。

いま、ＲＳＦ／Ｆ３の出力が低レベルで、分岐命令が実
行されると、命令バス上に分岐命令コード、即ち分岐命
令のオペレーションコード（ｍｎ）ビットと分岐先のア
ドレス情報ｎビット力出力され、それがデコードされて
分岐命令デコード出力３１が高レベルになる。この時、
マルチプレキサ３０は命令バス１２の分岐先のアドレス
情報を選択し、カウンタ４にその内容が格納される。

次に、上記本発明の信号処理装置を、ディジクル信号処
理に応用した場合の具体的動作を、第５図および第６図
を参照して説明する。

第５図に、第４図の信号処理装置を用いたディジタル信
号処理装置を示す。第５図に示したディジタル信号処理
装置は、第２図に示した装置のＤＳＰ１７を第４図のＤ
ＳＰ２７に置き換えたものである。

いま、ＤＳＰ２７のＲＡＭＩの内容が第３図に示す通り
であるとする。ここで、マイクロコンピュータ１０３で
５０番地から１００番地までの命令群を命令■という１
つの命令に置き換える場合を説明する。

この場合、マイクロコンピュータ１０３は、まず、１０
１番地に命令■を書き込む。書き込みは、実施例１に説
明した場合と全く同様に行うことができる。次に、ｆｓ
信号１０４の１周期以上後に１０２番地にＨＡＬＴ命令
を書き込む。このように命令を書き換えても、ＤＳＰ２
７は、ｆｓ倍信号周期毎には０番地から１００番地のＨ
ＡＬＴ命令までの命令しか実行しない。次に、５０番地
の命令を１０１番地への分岐命令に書き換えると、ＤＳ
Ｐ２８は次のｆＳ信号１０４の出力からＯ〜５０番地を
実行し、その次には、５１〜１００番地を飛ばして１０
１番地の命令■を実行し、１０２番地のＨＡＬＴ命令で
実行を停止する様になる。この時点でのＲＡＭＩの内容
を第６図に示す。

ここでは、変更するプログラムとして、１０１番地の命
令■のみの場合を説明したが、１０１番地以降に１つ以
上の命令を書き込み、その最後の番地にＨＡＬＴ命令を
書くことにより、複数ステップのプログラムをＤＳＰ２
７の通常の処理を全く妨げずに変更追加することが可能
である。

この場合も、０〜１００番地までを実行するのに要する
時間がｆｓ倍信号周期より少なくともＲＡＭ１に１つの
命令を書き込む時間だけ短ければ、本実施例のディジタ
ル信号処理装置から出力されるアナログ信号が途切れる
ことはない。このように、実施例２の基本的動作は実施
例１と同一であるが、実施例２は分岐命令を実行できる
。

実施例３第９図に、本発明の第３の実施例のブロックダイアグラ
ムを示す。ここで、第１図と同一のものについては同一
の参照番号を付加し、また、第１図の信号処理装置と異
なる点を中心に説明を行う。

本実施例の信号処理装置は、第１図の信号処理装置のシ
フトレジスタ５を３ステートバツフア５２および５３に
、また、クロックカウンタ６を書き込み信号入力端子５
６に置き換えたところが主に異なる。この変更により、
本実施例の信号処理装置は、アドレス情報入力手段＄よ
び命令情報入力手段が並列入力となっている。

３ステートバツフア５２のデータ入力には、ｎビット構
成のアドレス入力端子５４が接続され、出力はアドレス
バス１１に接続されている。一方、３ステートバツフア
５３のデータ入力には、ｍビット構成の命令入力端子５
５が接続され、出力は命令バス１１に接続されている。

また、３ステートバツフア５２および５３それぞれのゲ
ート入力へは、ＡＮＤゲート７の出力が接続されて制？
＆ｌｌされている。

次に、本実施例の信号処理装置の具体的動作について説
明する。

本実施例の装置で、ＲＡＭＩ内に保持されているプログ
ラムの書き換えは、以下の手順で行われる。アドレス入
力端子５４に、書き換えるＲＡＭＩのアドレスを入力し
、命令入力端子５３にアドレス入力端子５４で指定した
ＲＡＭＩのアドレスに書き込む命令コードを入力する。

それぞれの端子に入力されたデータは、３ステートバツ
フア５２および５３に保持される。この状態で書き込み
信号入力端子５６およびＲＳ　Ｆ／Ｆ　３の出力の両方
が高レベルになると、ＡＮＤゲート７の出力が高レベル
となり、３ステートバツフア５２および５３は、保持し
ているデータをそれぞれアドレスバス１１および命令バ
ス１２へ出力する。これ以降の処理は、実施例１と同様
に行われる。

書き込み信号入力端子５６が高レベルであってもＲＳ　
Ｆ／Ｆ　３の出力が高レベルでない場合は、ＡＮＤゲー
ト７の出力は低レベルとなり、３ステートバツフア５２
および５３からはテ゛−夕が出力されず、ＲＡＭＩに対
する書き込み動作は行われない。

なお、本実施例の装置でも、実施例１と同じ条件では、
データ処理中に命令を書き換えても出力されるアナログ
信号が途切れないのは言うまでもない。

」１記のように、本発明の信号処理装置では、実際に処
理を行っていないときに、メモリに格納されている命令
を書き換えるた約、出力信号が途切れることがない。

発明の詳細な説明したように、本発明の信号処理装置は、命令を格
納するメモリがＲＡＭで構成されているため、処理の種
類に特に制限がない。また、従来の装置と比較して、特
にハードウェアを増加させることなく、ＲＡＭを１組し
か必要としないのでＬＳＩ化した場合に安価になる。

【図面の簡単な説明】

第１図は、本発明の信号処理装置の第１の実施例のブロ
ック図であり、第２図は、第１図の信号処理装置を用いたデジタル信号
処理装置のブロック図であり、第３図は、第１図の信号
処理装置のＲＡＭＩの内容を示す図であり、第４図は、本発明の信号処理装置の第２の実施例のブロ
ック図であり、第５図は、第４図の信号処理装置を用いたデジタル信号
処理装置のブロック図であり、第６図は、第４図の信号
処理装置のＲＡＭＩの内容を示す図であり、第７図は、ｆｓ倍信号命令の実行アドレスの関係を示す
タイミングチャートであり、第８図は、デジタル信号処理の入出力波形を示す図であ
り、第９図は、本発明の信号処理装置の第３の実施例である
。〔主な参照番号〕１・・ＲＡＭ、　　２・・ＨＡＬＴ命令デコーダ、３・
　・Ｒ−Ｓフリップフロップ、４・・カウンタ、　　５・・シフトレジスタ、６・・ク
ロックカウンタ、７・・ＡＮＤゲート、　　８・・リセット端子、９・・
シフトクロック端子、１０・・シリアルデータ端子、１１・・アドレスバス、１２・・命令バス、１３・・演
算装置、　１４・・カウンタ出力、１５・・データ入力
端子、　１６・・データ出力端子、１７・・ＤＳＰ、　
　　１８・・キャリー信号、１９・・ＨＡＬＴ信号、　
２２・・命令デコーダ、２７・・ＤＳＰ、　　　３０・
・マルチプレキサ、３２・　・ＯＲゲート、５０・・タイミング発生器、　５１・・クリア端子、５
２．５３・・３ステートバツフア、５４・・アドレス入力端子、　５５５６・・書き込み信号入力端子、１００・・Ａ／Ｄコンバータ、１０１・・Ｄ／Ａコンバータ、１０２・・標本化周波数発生器、１０３・・マイクロコンビコータ、１０４・・ｆｓ倍信号・命令入力端子、

Claims

【特許請求の範囲】

入力された信号を、読み出し書き込み可能なメモリに格
納されている命令に従い処理して出力する信号処理装置
において、命令サイクルを決定するパルスを出力するタ
イミング発生器と、外部からリセット信号を入力するリ
セット入力手段と、前記タイミング発生器の出力するパ
ルスごとに前記メモリの読み出し書き込みを行うアドレ
スを指定するアドレス指定手段と、前記メモリに接続さ
れ特定の命令が前記メモリから読み出されると信号を発
するデコーダと、該デコーダの出力でセットされ、前記
リセット信号でリセットされるＲＳ型フリップフロップ
と、外部から入力されたアドレス情報を保持する第１の
記憶手段と、外部から入力された命令情報を保持し、前
記メモリへ出力する第２の記憶手段と、前記第１および
第２の記憶手段に外部から情報が書き込まれたことを検
知する検知手段と、前記ＲＳ型フリップフロップの出力
と前記通知手段の出力とを入力として、前記メモリに対
して書き込み信号を発生する論理積手段とを具備し、前
記アドレス指定手段は前記論理積手段の出力により、前
記第１の記憶手段に保持されているアドレスを指定する
ことを特徴とする信号処理装置。