JPS61147338A - マイクロプログラムの分岐制御回路 - Google Patents
マイクロプログラムの分岐制御回路Info
- Publication number
- JPS61147338A JPS61147338A JP26978684A JP26978684A JPS61147338A JP S61147338 A JPS61147338 A JP S61147338A JP 26978684 A JP26978684 A JP 26978684A JP 26978684 A JP26978684 A JP 26978684A JP S61147338 A JPS61147338 A JP S61147338A
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- JP
- Japan
- Prior art keywords
- address
- branch control
- branch
- switching
- next address
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプログラム制御のアドレス分岐に関す
るものである。
るものである。
従来の技術
従来の分岐制御回路は第２図に示すように、マイクロ命
令レジスタから出力されるアドレス２１と、演算結果な
どの７ラグ２２とをアドレス生成回路２３に入力し、複
数のアドレス２４を生成した後、マルチプレクサ２６で
一つのアドレス２６を選択しマイクロ命令ポインタ２７
に出力していた。マルチプレクサ２６では、分岐しない
時は切換信号２８によりネクストアドレス２９を選択し
、分岐する時は分岐信号２１０により複数のアドレス２
４のうちの一つを選択するこ／Ｌ−によりマイクロ命令
ボイ／り２丁に出力するアドレスを決めていた（例えば
、Ｆ、１．ヒル／Ｇ、Ｒ，ピータ ソン共著「コンピュ
ータの構成と設計」、（昭５７゜８．２５）、サイエン
ス社、Ｐ３２ア）。
令レジスタから出力されるアドレス２１と、演算結果な
どの７ラグ２２とをアドレス生成回路２３に入力し、複
数のアドレス２４を生成した後、マルチプレクサ２６で
一つのアドレス２６を選択しマイクロ命令ポインタ２７
に出力していた。マルチプレクサ２６では、分岐しない
時は切換信号２８によりネクストアドレス２９を選択し
、分岐する時は分岐信号２１０により複数のアドレス２
４のうちの一つを選択するこ／Ｌ−によりマイクロ命令
ボイ／り２丁に出力するアドレスを決めていた（例えば
、Ｆ、１．ヒル／Ｇ、Ｒ，ピータ ソン共著「コンピュ
ータの構成と設計」、（昭５７゜８．２５）、サイエン
ス社、Ｐ３２ア）。
発明が解決しようとする問題点
このような従来の回路では、複雑なアドレス生成回路が
必要なうえ、複数のアドレスから選択的に一つのアドレ
スを決める為のプルチプレクサの回路規模も大きなもの
であった。しかもマツピングアドレスをマイクロ命令ポ
インタにセットする為に別の手段が必要であった。
必要なうえ、複数のアドレスから選択的に一つのアドレ
スを決める為のプルチプレクサの回路規模も大きなもの
であった。しかもマツピングアドレスをマイクロ命令ポ
インタにセットする為に別の手段が必要であった。
本発明はかかる点に鑑みてなされたもので、簡単な構成
でアドレスを決めることのできるマイクロプログラムの
分岐制御回路を提供することを目的としている。
でアドレスを決めることのできるマイクロプログラムの
分岐制御回路を提供することを目的としている。
問題点を解決するだめの手段
本発明は上記問題点を解決するため、マツピングアドレ
スとネクストアドレスとフラグとの切換えを行なう切換
手段を設けて、分岐制御信号が能動となったビットのア
ドレス線をフラグに置き換えることにより分岐アドレス
を決めるものである。
スとネクストアドレスとフラグとの切換えを行なう切換
手段を設けて、分岐制御信号が能動となったビットのア
ドレス線をフラグに置き換えることにより分岐アドレス
を決めるものである。
作 用
本発明は上記のような構成により、切換手段だけで多方
向の分岐が可能となり、アドレス生成回路が不用になる
ｏしかも、マツピングアドレスとネクストアドレスの切
換えも同一切換手段で行なうので、回路規模が小さくな
る。
向の分岐が可能となり、アドレス生成回路が不用になる
ｏしかも、マツピングアドレスとネクストアドレスの切
換えも同一切換手段で行なうので、回路規模が小さくな
る。
実施例
第１図は本発明の一実施例を示す図で、１は命令の第１
ステートでマイクロ命令ポインタにセットするマツピン
グアドレス、２は命令の第２ステート以後でＭＩＰにセ
ットするネクストアドレス、３はマツピングアドレス１
とネクストアドレス２を切換える切換信号、４はネクス
トアドレス２の一部を修飾する為のフラグで、命令レジ
スタの一部や演算結果などのフラグであり、修飾するビ
ットがこのフラグで置き換えられる。６はネクストアド
レスのどのビットを修飾するかを決める分岐制御信号、
６は切換信号３がマツピングアドレス１を選択する時に
はそれを出力し、ネクストアドレス２を選択する時には
更に分岐制御信号６によりネクストアドレス２かフラグ
４かを切換えて出力する切換手段、７は切換手段によっ
て出力されるアドレス、８はマイクロ命令ポインタで、
アドレス７を一時記憶する０ 以上のように構成された本発明の一実施例の動作を次に
説明する。命令の第１ステートでは切換信号３によりマ
ツピングアドレス１が選択され、そのｉｔマイクロ命令
ポインタ８にセットするアドレス７として出力される。
ステートでマイクロ命令ポインタにセットするマツピン
グアドレス、２は命令の第２ステート以後でＭＩＰにセ
ットするネクストアドレス、３はマツピングアドレス１
とネクストアドレス２を切換える切換信号、４はネクス
トアドレス２の一部を修飾する為のフラグで、命令レジ
スタの一部や演算結果などのフラグであり、修飾するビ
ットがこのフラグで置き換えられる。６はネクストアド
レスのどのビットを修飾するかを決める分岐制御信号、
６は切換信号３がマツピングアドレス１を選択する時に
はそれを出力し、ネクストアドレス２を選択する時には
更に分岐制御信号６によりネクストアドレス２かフラグ
４かを切換えて出力する切換手段、７は切換手段によっ
て出力されるアドレス、８はマイクロ命令ポインタで、
アドレス７を一時記憶する０ 以上のように構成された本発明の一実施例の動作を次に
説明する。命令の第１ステートでは切換信号３によりマ
ツピングアドレス１が選択され、そのｉｔマイクロ命令
ポインタ８にセットするアドレス７として出力される。
次に第２ステート以後では切換信号３はネクストアドレ
ス２を選択する。マイクロ命令の分岐が必要でない時に
、は分岐制御信号５はローレベルとなりネクストアドレ
ス２がそのままアドレス７に出力される。分岐が必要な
時にはフラグ４のどのビットで分岐の判定を行なうかに
より、分岐制御信号６は必要なビットのみハイレベルと
なる。従ってそのビットは、命令レジスタの一部や演算
結果などのフラグで置き換わり、ネクストアドレス２が
修飾されて出力される。
ス２を選択する。マイクロ命令の分岐が必要でない時に
、は分岐制御信号５はローレベルとなりネクストアドレ
ス２がそのままアドレス７に出力される。分岐が必要な
時にはフラグ４のどのビットで分岐の判定を行なうかに
より、分岐制御信号６は必要なビットのみハイレベルと
なる。従ってそのビットは、命令レジスタの一部や演算
結果などのフラグで置き換わり、ネクストアドレス２が
修飾されて出力される。
第３図はネクストアドレスが６ビツトの場合の修飾のよ
うすを示す図で、下位３ピツトが３種類のフラグで置き
換わり、８方向の分岐が可能となる。例えばネクストラ
ドレスがｏｏｏｏｏで最下位ビットのみの修飾の場合そ
のビットがフラグと置き換わり、フラグが１の場合はＡ
１のアドレスに分岐し、フラグが０の場合ｉＡＯのアド
レスに分岐する。同様に下位２ビツトで修飾した時はＢ
ｏ、Ｂ１．Ｂ２．Ｂ３のアドレスのいずれか一つに分岐
する。下位３ビツトのうち上側の２ビツトで修飾した時
はＣｏ、Ｃ２，Ｃ４，Ｃ６のアドレスのいずれか一つに
分岐する。
うすを示す図で、下位３ピツトが３種類のフラグで置き
換わり、８方向の分岐が可能となる。例えばネクストラ
ドレスがｏｏｏｏｏで最下位ビットのみの修飾の場合そ
のビットがフラグと置き換わり、フラグが１の場合はＡ
１のアドレスに分岐し、フラグが０の場合ｉＡＯのアド
レスに分岐する。同様に下位２ビツトで修飾した時はＢ
ｏ、Ｂ１．Ｂ２．Ｂ３のアドレスのいずれか一つに分岐
する。下位３ビツトのうち上側の２ビツトで修飾した時
はＣｏ、Ｃ２，Ｃ４，Ｃ６のアドレスのいずれか一つに
分岐する。
発明の効果
以上述べたように、本発明によれば、簡単な切換回路で
、マイクロプログラムの分岐アドレスの修飾ができ、し
かも同一切換回路でマツピングアドレスとネクストアド
レスとの切換えも行なうことができるのできわめて有用
である。
、マイクロプログラムの分岐アドレスの修飾ができ、し
かも同一切換回路でマツピングアドレスとネクストアド
レスとの切換えも行なうことができるのできわめて有用
である。
【図面の簡単な説明】
第１図は本発明の一実施例におけるマイクロプログラム
の分岐制御回路を示す図、第２図は従来のマイクロプロ
グラムの分岐制御回路を示すブロック図、第３図は本発
明の一実施例のアドレス修飾のようすを説明する為の図
である。 ３・・・・・・切換信号、６・・・・・・分岐制御信号
、６・・・・・・切換手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
の分岐制御回路を示す図、第２図は従来のマイクロプロ
グラムの分岐制御回路を示すブロック図、第３図は本発
明の一実施例のアドレス修飾のようすを説明する為の図
である。 ３・・・・・・切換信号、６・・・・・・分岐制御信号
、６・・・・・・切換手段。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
Claims (2)
- （１）マイクロプログラムのマッピングアドレスとネク
ストアドレスとの選択を制御する切換信号と、分岐時前
記ネクストアドレスの少なくとも一部を修飾する分岐制
御信号とを入力とし、切換信号がマッピングアドレスを
選択する時にはマッピングアドレスを出力し、ネクスト
アドレスを選択する時には更に分岐制御信号によりネク
ストアドレスを修飾して出力する切換手段を有したこと
を特徴とするマイクロプログラムの分岐制御回路。 - （２）切換手段は複数の分岐制御信号毎に独立に動作し
、ネクストアドレスの特定のビットに対し切換操作を行
ない、かつ上記分岐制御信号の本数と同数設けたことを
特徴とする特許請求の範囲第１項記載のマイクロプログ
ラムの分岐制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26978684A JPS61147338A (ja) | 1984-12-20 | 1984-12-20 | マイクロプログラムの分岐制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26978684A JPS61147338A (ja) | 1984-12-20 | 1984-12-20 | マイクロプログラムの分岐制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147338A true JPS61147338A (ja) | 1986-07-05 |
Family
ID=17477135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26978684A Pending JPS61147338A (ja) | 1984-12-20 | 1984-12-20 | マイクロプログラムの分岐制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147338A (ja) |
-
1984
- 1984-12-20 JP JP26978684A patent/JPS61147338A/ja active Pending
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