JPS59133670A - デジタル演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速演算を図ると共に内部接続線本数を低減し
、小形化、高信頼化を図ったデジタル演算装置に関する
。

従来、デジタル化した信号を高速に演算するデジタル演
算装置として、第１図のブロック図に示すように複数の
記憶部と演算部を持つものがある。

図中、１は入力演算記憶部、２は出力演算記憶部。

３は定数記憶部、５〜８は４組の演算部、９は制御部、
１０はプログラム記憶部である。この装置は、入力演算
記憶部１と出力演算記憶部２とを有して、外部からの信
号語長Ｂｎビットの入力信号を入力演算記憶部１に記憶
すると同時に出力演算記憶部２から信号を出力して入出
力の藁速化を図り、またこれら演算記憶部１，２とは別
に演算に必要な定数をたくわえておく定数記憶部３を有
して演算部５〜８の信号取り込み時間を最小にしている
。さらに、この装置は４組の演算部５〜８を有し、次式
のような複素信号の乗算を行うものである。

（Ａ＋ｊ　Ｂ）　Ｘ　（Ｃ＋ｊ　Ｄ）　＝　（ＡｘＣ−
ＢｘＤ）　＋　ｊ　（ＡｘＤ＋ＢｘＣ）このように複数
に分解出来る演算を４組の演算部５〜８で並列に実行す
ることによって高速化を実現している。

このような構成においては、各記憶部１〜３の任意の出
力が各演算部５〜８０入力に接続出来ないと、演算部が
接続されていない記憶部に蓄えられている信号を必要と
する時に信号の移動を必要とし演算速度が低下してしま
う。これを防ぐには第１図に示すように、各記憶部１〜
３の出力をすべての演算部５〜８の入力に接続しておけ
ば良いが、この図からも明らかなように、この場合には
信号接続線本数が非常に多くなる欠点がある。また、各
演算部５〜８は内部に各々信号切替え回路を持たねばな
らず装置の大型化を招き、信頼性も低下し、さらに記憶
部や演算部の数が多い場合には接続線本数の増大により
物理的に装置の実現が困難となる場合も生ずる。

本発明の目的は、これらの問題点を解決し、記憶部と演
算部の間にスイッチマトリクスを設けることＫより、各
演算部の入力を任意の記憶部の出力と接続出来るように
すると共に接続線本数を低減し、演算の高速化と回路の
簡素化を行ったデジタル演算装置を提供することにある
。

本発明の構成は、入力演算記、憶部、出力演算記憶部お
よび定数記憶部を含む記憶部と複数の演算部とをもつデ
ジタル演算装置において、前記各記憶部と前記各演算部
との間に所定切替指令によって任意の記憶部出力と任意
の演算部入力との接続を行うことにより、相互の接続線
数を低減しかつ演算を高速化したことを特徴とする。

次に図面により本発明の詳細な説明する。

第２図は本発明の一実施例のブロック図である。

゛この実施例は、第１図と同様の実数部と虚数部の入出
力を持つ入力演算記憶部１と出力演算記憶部２とを有し
、外部からの語長Ｂｎビットの入力信号は入力演算記憶
部１に記憶され、この入力と同時に１つ前の演算サイク
ルの結果が出力演算記憶部２から外部へ出力される。ま
た、定数記憶部ｉは入力信号とは別に演算に必要な定数
を記憶しておく。これら各記憶部１〜３の出力は信号分
配回路としてのスイッチマトリクス４の入力に接続され
る。このスイッチマトリクス４は制御部９からの命令に
より、各演算部５〜８へそれぞれ２組の信号を選択して
送出する。なお、プログラム記憶部１０には所定の命令
プログラムを記憶する部分である。

この実施例が従来のものと比較してどれだけ接続線本数
が低減されるかを説明する。今、記憶部の数を３．演算
部の数をＣｎ、信号の語長をＢｎビット、記憶部は各々
実数、虚数２組の出力を持つとすると、従来の構成では
記憶部と演算部の間に必要な接続線の本数Ｙ　１　ｎは
次式のようになる。

Ｙｒｎ＝２ｘＢｎｘ（３ｘＣｎ）　　　　　・＋＋　　
（１）また本実施例における必要な接続線の本数Ｙ２ｎ
は次式で与えられる。

Ｙ２ｎ＝２ｘＢｎｘ（３＋ｃｎ　）　　　　　・＝　　
（２）すなわち、この実施例は、従来の括弧内の演算項
が乗算から加算に変って、接続線本数を低減してイル。

この場合の具体例として、Ｂｎ＝＝２４ビットとすると
Ｃｎ　＝　４であるから次のようになる。

Ｙ１ｎ＝２Ｘ２４Ｘ（３Ｘ４）＝５７６Ｙｚｎ　＝２ｘ
　２４　ｘ　（３＋４　）＝３３６すなわち、本実施例
では、従来の５７６本の配線が３３６本の配線で済むこ
とになる。なおＣｎの数が増大すればそれだけ低減効果
が大きくなるのは明らかである。

また、信号切替回路の数は、第１図では演算部の数だけ
必要となるが、本実施例ではスイッチマトリクスだけで
よいのでｌ　／　Ｃｎに低減することが出来る。

第３図は第２図のスイッチマトリクスの一例の′回路図
である。この場合、説明を簡単にするために４人力２出
カとじ、また各入力は１本のラインで示している。４組
の入力信号は選択回路１１に送られ、この選択回路１１
において制御部９からの命令を変換回路１２で各スイッ
チに対応した信号に変換した制御信号によって、４組の
なか臥ら各々１ｍの信号を選択して保持回路１３へ送る
。゛この保持回路１３は信号を一旦保持して選択回路１
１の切替えによる信号の変化を防いで出方する。

なお１図中、２１．２３は２人カＡＮＤ回路、２２゜２
４は４人力ＯＲ回路を示す。すなわち、４個の入力は変
換回路１２の出力に従って各ＡＮＤ回露２１．２３のう
ちの一個が選択されそれぞれＯＲ回路２２．２４から出
力される。

本発明は、以上説明したとおり、記憶部と演算部の間に
スイッチマトリクスと呼ぶ信号分配回路を設け、記憶部
の任意の出力を演算部に入力可能とし演算を高速化する
と共に接続線本数を低減し、また各演算部内部の信号切
換回路をスイッチマトリクスに一元化することで小型化
、高信頼化を図り、演算の高速化と装置の小型化、高信
頼化を両立させることができる。

【図面の簡単な説明】

第１図は従来の複数の記憶部と演算部とを持つデジタル
演算装置のブロック図、第２図は本発明、の一実施例の
ブロック図、第３図は第２図のスイッチマトリクスのブ
ロック図である。図において１・・・・・・入力演算記
憶部、２・・・・・・出力演算記憶部、３・・・・・・
定数記憶部、４・・・・・・スイッチマトリクス、５〜
８・・・・・・演算部、９・・・・・・制御部、１０・
・・・・・プログラム記憶部、１１・・・・・・選択回
路、１２・・・・・・変換回路、１３・・・・・・保持
回路、２１．２３・・・・・・ＡＮＤ回代理人　弁理士
　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 入力演算記憶部、出力演算記憶部及び定数記憶部を含む
   記憶部と複数の演算部とを持つデジタル演算装置におい
   て、前記各記憶部と前記各演算部との間に所定切替指令
   によって任意の記憶部出力と任意の演算部入力との接続
   を行うスイッチＹトリクスからなる信号分配回路を設け
   ることにより、相互の接続線本数を低減しかつ演算を高
   速化したことを特徴とするデジタル演算装置。