JPS6257043A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置のメモリ回路として利用する。特
に、ビットサイズが異なる場合に切替えて対応できるメ
モリ回路に関する。

〔概要〕

本発明は、データの１ワードのビット数が異なる二種類
の情報が存在する装置のメモリ回路において、 入力するアドレス信号の変換およびデータ信号の切替配
列を行うことにより、 一つのメモリ回路で異なる種類の情報に切替えて対応で
きるようにしたものである。

〔従来の技術〕

メモリ回路に記憶できるデータのビットサイズは原則的
に一定であり、一つのメモリ回路は一種類のメモリサイ
ズにしか対応できない。たとえばプロセッサは８ビツト
を１ワードとする形式であるが、通信ボートからの直接
メモリアクセスは１６ビノトで行う装置では、データの
変換処理を行う必要がある。また、データの変換処理を
行わない場合には、８ビツトを１ワードとするメモリと
１６ビツトを１ワードとするメモリとを別に備えなけれ
ばならない。

〔発明が解決しようとする問題点〕

したがって、このよう°な従来装置ではデータの変換処
理に時間を要して通信速度が低くなったり、あるいはメ
モリ回路の数が大きくなって装置が高価になる欠点があ
った。

本発明はこれを改良するもので、一つのメモリ回路が二
つのビットサイズのデータに対して共通に利用できるよ
うにすることを目的とする。

〔問題点を解決するための手段〕

本発明は、最大ｍ　ｘ　ｎピッＩ−（ｍ、ｎはそれぞれ
複数）を１ワードとする情報を書込みもしくは読出すこ
とができるメモリ部と、このメモリ部のアドレス指定信
号を入力するアドレス入力端子と、このメモリ部のデー
タを入力もしくは出力するデータ端子とを備えたメモリ
回路において、上記メモリ部はｎビットを１ワードとす
る情報゛を書込みもしくは読出すｍ個のメモリ部分に分
割され、ｍ　ｘ　ｎビットを１ワードとするかｎビット
を１ワードとするかを選択する選択信号が入力する選択
信号端子と、上記アドレス入力端子の信号をその選択信
号に対応してｍ個のアドレス指定信号に変換して上記ｍ
個のメモリ部分に分配するアドレス変換回路と、上記ｍ
個のメモリ部分のデータを上記選択信号に対応してｍ　
ｘ　ｎビットのデータあるいはｎビットのデータに配列
する切替回路とを備えたことを特徴とする。

〔作用〕

メモリ部を複数のメモリ部分に分割しておき、入力する
アドレスを各メモリ部分に配分する。またデータについ
ては、そのビットサイズにしたがって各メモリ部分のデ
ータを切替配列する。

〔実施例〕

図は本発明実施例装置のブロック構成図である。

端子１はこのメモリ回路のアドレス入力端子である。端
子２は選択信号端子であり、選択信号はこのメモリ回路
を８ビ・ノドｌワード構成のメモリ回路として利用する
ときには「１」で、１６ビツト１ワード構成のメモリ回
路として利用するときには「０」である。端子３および
４はデータ入出力端子である。

端子１はアドレス変換回路１）に接続され、端子２はア
ドレス変換回路１）および切替回路１２および１３に接
続され、データ入力端子３および４は切替回路１２およ
び１３に接続される。メモリ部は二つのメモリ部分１４
および１５に分割されていて、それぞれアドレス入力が
アドレス変換回路１）に接続され、データ入出力は切替
回路１２および１３に図示のとおり接続されている。こ
の例では二つのメモリ部分１４および１５はそれぞれ別
の集積回路チップにより構成される。

この回路で端子２に供給される選択信号ＳＥＬが１６ビ
ツトを選択すると、アドレス変換回路１）は端子１の１
６ビツトの信号を二つのメモリ部分１４および１５に配
分する。ここでは、この１６ビツトの内の１ビツトの信
号（ＡＯ□）にしたが、って、メモリ部分１４および１
５を振り分けるチップ選択信号Ｃ３ｌおよびＣ３２を送
出する。残りの１５ビツト（ＡＯｏ〜ＡＯ＋４）をその
まま二つのメモリ部分１４および１５に配分する。また
切替回路１２はメモリ部分１４のデータ信号（Ｄｉ。〜
Ｄｉ？）を端子３に選択接続し、切替回路１３はメモリ
部分１５のデータ信号（Ｄ２゜〜Ｄ２７）を端子４にそ
のまま接続する。

この配分および接続によりこの回路は１６ビツトを１ワ
ードとするメモリ回路として動作する。

端子２の選択信号が８ビツトを選択すると、アドレス変
換回路１）は端子１のアドレス信号Ａ　Ｏ。

が「０」のときメモリ部分１４にチップ選択信号Ｃ８ｌ
を送出し、「１」のときメモリ部分１５にチップ選択信
号Ｃ５２を送出する。アドレス信号（ＡＯ＋〜ＡＯ＋ｓ
）を１ビツト下位側ヘシフトして、メモリ部分１４およ
び１５のアドレス（Ａｌ。〜Ａ１）４Ａ２０−Ａ２１４
）に送出する。また切替回路１２はアドレスＡＯ０にし
たがって、アドレスＡＯ０がｒＯＪのときにメモリ部分
１４のデータ信号（Ｄｉ。

〜Ｄ１７）を端子３に接続し、ｒｌＪのときにメモリ部
分１５のデータ信号（Ｄ２０−Ｄ２７　）を端子３に接
続する。このとき、切替回路３は開放状態となって接続
を行わない。

この配分および接続によりこの回路は８ビツトを１ワー
ドとするメモリ回路として動作する。

上記の接続および配分のロジックは一例であり、この他
のロジックを用いてもさまざまに本発明を実施すること
ができる。

上記例はｍが２、ｎが８の場合であるが、そのほかのｍ
、ｎの値によっても同様に本発明を実施することができ
る。現用の各種装置との関係で現実的なｍ、ｎの値とし
ては、ｍが２でｎが１６の場合、ｍが４でｎが８の場合
などがある。

〔発明の効果〕

以上説明したように、本発明によれば一つのシステムの
中でこのメモリ回路を異なるビットサイズのメモリ回路
として共通に使用することができるから、メモリ回路の
数を減らして経済的になるとともに、ビットサイズを変
換するための複雑な処理を必要としないので、処理速度
の高速化あるいは通信速度の高速化をはかることができ
る効果がある。

【図面の簡単な説明】

図は本発明実施例装置のブロック構成図。 ■・・・アドレス信号入力端子、２・・・選択信号入力
端子、３．４・・・データ信号入出力端子、１）・・・
アドレス変換回路、Ｉ２．１３・・・切替回路、１４、
Ｉ５・・・メモリ部分。

Claims (2)

【特許請求の範囲】
1. （１）最大ｍ×ｎビット（ｍ、ｎはそれぞれ複数）を１
   ワードとする情報を書込みもしくは読出すことができる
   メモリ部と、 このメモリ部のアドレス指定信号を入力するアドレス入
   力端子と、 このメモリ部のデータを入力もしくは出力するデータ端
   子と を備えたメモリ回路において、 上記メモリ部はｎビットを１ワードとする情報を書込み
   もしくは読出すｍ個のメモリ部分に分割され、 ｍ×ｎビットを１ワードとするかｎビットを１ワードと
   するかを選択する選択信号が入力する選択信号端子と、 上記アドレス入力端子の信号をその選択信号に対応して
   ｍ個のアドレス指定信号に変換して上記ｍ個のメモリ部
   分に分配するアドレス変換回路と、上記ｍ個のメモリ部
   分のデータを上記選択信号に対応してｍ×ｎビットのデ
   ータあるいはｎビットのデータに配列する切替回路と を備えたことを特徴とするメモリ回路。
2. （２）ｍ＝２、ｎ＝８である特許請求の範囲第（１）項
   に記載のメモリ回路。