JPS6257043A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6257043A JPS6257043A JP19732085A JP19732085A JPS6257043A JP S6257043 A JPS6257043 A JP S6257043A JP 19732085 A JP19732085 A JP 19732085A JP 19732085 A JP19732085 A JP 19732085A JP S6257043 A JPS6257043 A JP S6257043A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- data
- bit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のメモリ回路として利用する。特
に、ビットサイズが異なる場合に切替えて対応できるメ
モリ回路に関する。
に、ビットサイズが異なる場合に切替えて対応できるメ
モリ回路に関する。
本発明は、データの1ワードのビット数が異なる二種類
の情報が存在する装置のメモリ回路において、 入力するアドレス信号の変換およびデータ信号の切替配
列を行うことにより、 一つのメモリ回路で異なる種類の情報に切替えて対応で
きるようにしたものである。
の情報が存在する装置のメモリ回路において、 入力するアドレス信号の変換およびデータ信号の切替配
列を行うことにより、 一つのメモリ回路で異なる種類の情報に切替えて対応で
きるようにしたものである。
メモリ回路に記憶できるデータのビットサイズは原則的
に一定であり、一つのメモリ回路は一種類のメモリサイ
ズにしか対応できない。たとえばプロセッサは8ビツト
を1ワードとする形式であるが、通信ボートからの直接
メモリアクセスは16ビノトで行う装置では、データの
変換処理を行う必要がある。また、データの変換処理を
行わない場合には、8ビツトを1ワードとするメモリと
16ビツトを1ワードとするメモリとを別に備えなけれ
ばならない。
に一定であり、一つのメモリ回路は一種類のメモリサイ
ズにしか対応できない。たとえばプロセッサは8ビツト
を1ワードとする形式であるが、通信ボートからの直接
メモリアクセスは16ビノトで行う装置では、データの
変換処理を行う必要がある。また、データの変換処理を
行わない場合には、8ビツトを1ワードとするメモリと
16ビツトを1ワードとするメモリとを別に備えなけれ
ばならない。
したがって、このよう°な従来装置ではデータの変換処
理に時間を要して通信速度が低くなったり、あるいはメ
モリ回路の数が大きくなって装置が高価になる欠点があ
った。
理に時間を要して通信速度が低くなったり、あるいはメ
モリ回路の数が大きくなって装置が高価になる欠点があ
った。
本発明はこれを改良するもので、一つのメモリ回路が二
つのビットサイズのデータに対して共通に利用できるよ
うにすることを目的とする。
つのビットサイズのデータに対して共通に利用できるよ
うにすることを目的とする。
本発明は、最大m x nピッI−(m、nはそれぞれ
複数)を1ワードとする情報を書込みもしくは読出すこ
とができるメモリ部と、このメモリ部のアドレス指定信
号を入力するアドレス入力端子と、このメモリ部のデー
タを入力もしくは出力するデータ端子とを備えたメモリ
回路において、上記メモリ部はnビットを1ワードとす
る情報゛を書込みもしくは読出すm個のメモリ部分に分
割され、m x nビットを1ワードとするかnビット
を1ワードとするかを選択する選択信号が入力する選択
信号端子と、上記アドレス入力端子の信号をその選択信
号に対応してm個のアドレス指定信号に変換して上記m
個のメモリ部分に分配するアドレス変換回路と、上記m
個のメモリ部分のデータを上記選択信号に対応してm
x nビットのデータあるいはnビットのデータに配列
する切替回路とを備えたことを特徴とする。
複数)を1ワードとする情報を書込みもしくは読出すこ
とができるメモリ部と、このメモリ部のアドレス指定信
号を入力するアドレス入力端子と、このメモリ部のデー
タを入力もしくは出力するデータ端子とを備えたメモリ
回路において、上記メモリ部はnビットを1ワードとす
る情報゛を書込みもしくは読出すm個のメモリ部分に分
割され、m x nビットを1ワードとするかnビット
を1ワードとするかを選択する選択信号が入力する選択
信号端子と、上記アドレス入力端子の信号をその選択信
号に対応してm個のアドレス指定信号に変換して上記m
個のメモリ部分に分配するアドレス変換回路と、上記m
個のメモリ部分のデータを上記選択信号に対応してm
x nビットのデータあるいはnビットのデータに配列
する切替回路とを備えたことを特徴とする。
メモリ部を複数のメモリ部分に分割しておき、入力する
アドレスを各メモリ部分に配分する。またデータについ
ては、そのビットサイズにしたがって各メモリ部分のデ
ータを切替配列する。
アドレスを各メモリ部分に配分する。またデータについ
ては、そのビットサイズにしたがって各メモリ部分のデ
ータを切替配列する。
図は本発明実施例装置のブロック構成図である。
端子1はこのメモリ回路のアドレス入力端子である。端
子2は選択信号端子であり、選択信号はこのメモリ回路
を8ビ・ノドlワード構成のメモリ回路として利用する
ときには「1」で、16ビツト1ワード構成のメモリ回
路として利用するときには「0」である。端子3および
4はデータ入出力端子である。
子2は選択信号端子であり、選択信号はこのメモリ回路
を8ビ・ノドlワード構成のメモリ回路として利用する
ときには「1」で、16ビツト1ワード構成のメモリ回
路として利用するときには「0」である。端子3および
4はデータ入出力端子である。
端子1はアドレス変換回路1)に接続され、端子2はア
ドレス変換回路1)および切替回路12および13に接
続され、データ入力端子3および4は切替回路12およ
び13に接続される。メモリ部は二つのメモリ部分14
および15に分割されていて、それぞれアドレス入力が
アドレス変換回路1)に接続され、データ入出力は切替
回路12および13に図示のとおり接続されている。こ
の例では二つのメモリ部分14および15はそれぞれ別
の集積回路チップにより構成される。
ドレス変換回路1)および切替回路12および13に接
続され、データ入力端子3および4は切替回路12およ
び13に接続される。メモリ部は二つのメモリ部分14
および15に分割されていて、それぞれアドレス入力が
アドレス変換回路1)に接続され、データ入出力は切替
回路12および13に図示のとおり接続されている。こ
の例では二つのメモリ部分14および15はそれぞれ別
の集積回路チップにより構成される。
この回路で端子2に供給される選択信号SELが16ビ
ツトを選択すると、アドレス変換回路1)は端子1の1
6ビツトの信号を二つのメモリ部分14および15に配
分する。ここでは、この16ビツトの内の1ビツトの信
号(AO□)にしたが、って、メモリ部分14および1
5を振り分けるチップ選択信号C3lおよびC32を送
出する。残りの15ビツト(AOo〜AO+4)をその
まま二つのメモリ部分14および15に配分する。また
切替回路12はメモリ部分14のデータ信号(Di。〜
Di?)を端子3に選択接続し、切替回路13はメモリ
部分15のデータ信号(D2゜〜D27)を端子4にそ
のまま接続する。
ツトを選択すると、アドレス変換回路1)は端子1の1
6ビツトの信号を二つのメモリ部分14および15に配
分する。ここでは、この16ビツトの内の1ビツトの信
号(AO□)にしたが、って、メモリ部分14および1
5を振り分けるチップ選択信号C3lおよびC32を送
出する。残りの15ビツト(AOo〜AO+4)をその
まま二つのメモリ部分14および15に配分する。また
切替回路12はメモリ部分14のデータ信号(Di。〜
Di?)を端子3に選択接続し、切替回路13はメモリ
部分15のデータ信号(D2゜〜D27)を端子4にそ
のまま接続する。
この配分および接続によりこの回路は16ビツトを1ワ
ードとするメモリ回路として動作する。
ードとするメモリ回路として動作する。
端子2の選択信号が8ビツトを選択すると、アドレス変
換回路1)は端子1のアドレス信号A O。
換回路1)は端子1のアドレス信号A O。
が「0」のときメモリ部分14にチップ選択信号C8l
を送出し、「1」のときメモリ部分15にチップ選択信
号C52を送出する。アドレス信号(AO+〜AO+s
)を1ビツト下位側ヘシフトして、メモリ部分14およ
び15のアドレス(Al。〜A1)4A20−A214
)に送出する。また切替回路12はアドレスAO0にし
たがって、アドレスAO0がrOJのときにメモリ部分
14のデータ信号(Di。
を送出し、「1」のときメモリ部分15にチップ選択信
号C52を送出する。アドレス信号(AO+〜AO+s
)を1ビツト下位側ヘシフトして、メモリ部分14およ
び15のアドレス(Al。〜A1)4A20−A214
)に送出する。また切替回路12はアドレスAO0にし
たがって、アドレスAO0がrOJのときにメモリ部分
14のデータ信号(Di。
〜D17)を端子3に接続し、rlJのときにメモリ部
分15のデータ信号(D20−D27 )を端子3に接
続する。このとき、切替回路3は開放状態となって接続
を行わない。
分15のデータ信号(D20−D27 )を端子3に接
続する。このとき、切替回路3は開放状態となって接続
を行わない。
この配分および接続によりこの回路は8ビツトを1ワー
ドとするメモリ回路として動作する。
ドとするメモリ回路として動作する。
上記の接続および配分のロジックは一例であり、この他
のロジックを用いてもさまざまに本発明を実施すること
ができる。
のロジックを用いてもさまざまに本発明を実施すること
ができる。
上記例はmが2、nが8の場合であるが、そのほかのm
、nの値によっても同様に本発明を実施することができ
る。現用の各種装置との関係で現実的なm、nの値とし
ては、mが2でnが16の場合、mが4でnが8の場合
などがある。
、nの値によっても同様に本発明を実施することができ
る。現用の各種装置との関係で現実的なm、nの値とし
ては、mが2でnが16の場合、mが4でnが8の場合
などがある。
以上説明したように、本発明によれば一つのシステムの
中でこのメモリ回路を異なるビットサイズのメモリ回路
として共通に使用することができるから、メモリ回路の
数を減らして経済的になるとともに、ビットサイズを変
換するための複雑な処理を必要としないので、処理速度
の高速化あるいは通信速度の高速化をはかることができ
る効果がある。
中でこのメモリ回路を異なるビットサイズのメモリ回路
として共通に使用することができるから、メモリ回路の
数を減らして経済的になるとともに、ビットサイズを変
換するための複雑な処理を必要としないので、処理速度
の高速化あるいは通信速度の高速化をはかることができ
る効果がある。
図は本発明実施例装置のブロック構成図。
■・・・アドレス信号入力端子、2・・・選択信号入力
端子、3.4・・・データ信号入出力端子、1)・・・
アドレス変換回路、I2.13・・・切替回路、14、
I5・・・メモリ部分。
端子、3.4・・・データ信号入出力端子、1)・・・
アドレス変換回路、I2.13・・・切替回路、14、
I5・・・メモリ部分。
Claims (2)
- (1)最大m×nビット(m、nはそれぞれ複数)を1
ワードとする情報を書込みもしくは読出すことができる
メモリ部と、 このメモリ部のアドレス指定信号を入力するアドレス入
力端子と、 このメモリ部のデータを入力もしくは出力するデータ端
子と を備えたメモリ回路において、 上記メモリ部はnビットを1ワードとする情報を書込み
もしくは読出すm個のメモリ部分に分割され、 m×nビットを1ワードとするかnビットを1ワードと
するかを選択する選択信号が入力する選択信号端子と、 上記アドレス入力端子の信号をその選択信号に対応して
m個のアドレス指定信号に変換して上記m個のメモリ部
分に分配するアドレス変換回路と、上記m個のメモリ部
分のデータを上記選択信号に対応してm×nビットのデ
ータあるいはnビットのデータに配列する切替回路と を備えたことを特徴とするメモリ回路。 - (2)m=2、n=8である特許請求の範囲第(1)項
に記載のメモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19732085A JPS6257043A (ja) | 1985-09-06 | 1985-09-06 | メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19732085A JPS6257043A (ja) | 1985-09-06 | 1985-09-06 | メモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6257043A true JPS6257043A (ja) | 1987-03-12 |
Family
ID=16372495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19732085A Pending JPS6257043A (ja) | 1985-09-06 | 1985-09-06 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6257043A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63291288A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | メモリ・カ−ド |
JPS6476486A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Memory ic |
JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
-
1985
- 1985-09-06 JP JP19732085A patent/JPS6257043A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63291288A (ja) * | 1987-05-21 | 1988-11-29 | Nec Corp | メモリ・カ−ド |
JPS6476486A (en) * | 1987-09-17 | 1989-03-22 | Mitsubishi Electric Corp | Memory ic |
JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5572695A (en) | Transparent memory mapping mechanism for a digital signal processing system | |
US5487155A (en) | Data switch with multiplexers for forming data connections and control unit for checking permissibility of connections | |
JPS6257043A (ja) | メモリ回路 | |
JPH04230548A (ja) | 記憶装置 | |
US6725369B1 (en) | Circuit for allowing data return in dual-data formats | |
JPH0279294A (ja) | データ長変更可能メモリ | |
EP0263275A2 (en) | A look-up table | |
JPS6216289A (ja) | 読出し専用メモリ | |
JPS62182857A (ja) | 入出力制御装置 | |
JPH01291343A (ja) | メモリ管理装置 | |
JPH022299A (ja) | 時間スイッチ回路 | |
JPS593440Y2 (ja) | メモリ選択装置 | |
JPH0121383Y2 (ja) | ||
JPS60140591A (ja) | バブルメモリ装置 | |
JPH07114791A (ja) | デュアルポートメモリのアクセス回路 | |
JPH06337847A (ja) | マルチプロセッサ装置 | |
JPH03223950A (ja) | バス変換回路 | |
JPH05173927A (ja) | アドレス拡張制御方式 | |
JPS6299826A (ja) | デ−タ変換選択方式 | |
JPS62245356A (ja) | デ−タ転送方式 | |
JPH05289938A (ja) | メモリアクセス装置 | |
JPH01142849A (ja) | 加入者線信号装置 | |
JPH03158038A (ja) | データ転送システム | |
JPS63223859A (ja) | アドレス変換装置 | |
JPS6312057A (ja) | バス制御方式 |